FPGA2-数字系统项目设计的过程-.ppt

1、FPGA FPGA 实验一实验一ISEISE实践初步实践初步实验目标和内容实验目标和内容目标：目标：完成一个最基本的完成一个最基本的FPGAFPGA项目设计过程项目设计过程内容：内容：数字系统项目设计的过程数字系统项目设计的过程1.1.ISEISE中建立一个项目中建立一个项目2.2.源文件编辑源文件编辑3.3.设计数字仿真设计数字仿真（本实验未涉及）（本实验未涉及）4.4.管脚定义管脚定义5.5.综合综合6.6.程序下载程序下载第一步：第一步：打开打开ISEISE FPGAFPGA开发界面开发界面Project NavigatorProject NavigatorProject Navigat

2、orProject Navigator界面界面第二步：打开或新建一项目第二步：打开或新建一项目第三步：新建一项目界面第三步：新建一项目界面项目名称，现为Lab1项目所在目录，要求从根目录开始，路径名中，无汉字工作目录要求，从根目录开始，路径名中，无汉字选择芯片、编程语言，选择芯片、编程语言，目前目前Baysys2Baysys2实验板芯片如下实验板芯片如下图所示；开发语言为图所示；开发语言为Verilog Verilog 语言语言设计项目的总结设计项目的总结进入到项目设计界面，实现界面进入到项目设计界面，实现界面设计一最基本的一个实验设计一最基本的一个实验 基本实验基本实验 三人表决器三人表决器

3、 输入为输入为A A、B B、C C；输出为输出为Y Y 其逻辑关系为其逻辑关系为Y=AB+AC+BCY=AB+AC+BC第四步：新建一源文件第四步：新建一源文件点击此处，右键，选择New Source选择编程语言和取源文件名选择编程语言和取源文件名输入文件名输入文件名文件名为：文件名为：Three_person_voterThree_person_voter进入设计模块输入输出定义进入设计模块输入输出定义设定输入输出变量设定输入输出变量源文件设计总结源文件设计总结源文件编辑界面源文件编辑界面源文件编辑界面源文件编辑界面源文件编辑界面源文件编辑界面添加设计代码添加设计代码下一步：管脚定义下一步

4、：管脚定义 因为要实现三人因为要实现三人表决器，在表决器，在Basys2Basys2板上，利板上，利用用3 3个拨位开关个拨位开关（SW7SW7、SW6SW6、SW5SW5）作为模拟三个人作为模拟三个人表决输入，发光表决输入，发光二极管（二极管（G1G1）表）表决输出。决输出。管脚位置管脚位置管脚定义管脚定义 因为要实现三人因为要实现三人表决器，在表决器，在Basys2Basys2板上，利板上，利用用3 3个拨位开关个拨位开关（SW7SW7、SW6SW6、SW5SW5）作为模拟三个人作为模拟三个人表决输入，发光表决输入，发光二极管（二极管（LD7LD7）表）表决输出。决输出。管脚定义管脚定义双

5、击管脚定义管脚定义管脚定义管脚定义保存引脚定义设置文件保存引脚定义设置文件输出管脚定义文件，双击打开输出管脚定义文件，双击打开管脚定义文件管脚定义文件管脚定义文件说明管脚定义文件说明下一步：综合下一步：综合综合完成综合完成查看查看RTLRTL电路图电路图什么是什么是RTLRTL（Register-Transfer-Leve）？用于描述同步数字电路操作的抽象级。用于描述同步数字电路操作的抽象级。在在RTLRTL级，电路是由一组寄存器以及寄存器级，电路是由一组寄存器以及寄存器之间的逻辑操作构成。因为绝大多数的电之间的逻辑操作构成。因为绝大多数的电路可以被看成由寄存器来存储二进制数据、路可以被看成由

6、寄存器来存储二进制数据、由寄存器之间的逻辑操作来完成数据的处由寄存器之间的逻辑操作来完成数据的处理，数据处理的流程由时序状态机来控制，理，数据处理的流程由时序状态机来控制，这些处理和控制可以用硬件描述语言来描这些处理和控制可以用硬件描述语言来描述。述。RTLRTL级和门级简单的区别在于，级和门级简单的区别在于，RTLRTL是用硬是用硬件描述语言（件描述语言（Verilog Verilog 或或VHDLVHDL）描述你想）描述你想达到的功能，门级则是用具体的逻辑单元达到的功能，门级则是用具体的逻辑单元（依赖厂家的库）来实现你的功能，门级（依赖厂家的库）来实现你的功能，门级最终可以在半导体厂加工成

7、实际的硬件，最终可以在半导体厂加工成实际的硬件，一句话，一句话，RTLRTL和门级是设计实现上的不同阶和门级是设计实现上的不同阶段，段，RTLRTL经过逻辑综合后，就得到门级。经过逻辑综合后，就得到门级。RTLRTL描述是可以表示为一个有限状态机描述是可以表示为一个有限状态机,或或是一个可以在一个预定的时钟周期边界上是一个可以在一个预定的时钟周期边界上进行寄存器传输的更一般的时序状态机进行寄存器传输的更一般的时序状态机,通通常常VHDL/verilogVHDL/verilog两种语言进行描述。两种语言进行描述。查看查看RTLRTL电路图电路图3 3人表决器的人表决器的RTLRTL电路图电路图下

8、一步下一步:生成编程文件（生成编程文件（*.bit.bit文件）文件）完成编程文件完成编程文件下一步：下载至下一步：下载至Baysy2Baysy2板板 2 2种方法种方法1.1.一种是用一种是用BaysysBaysys制造商制造商DigilentDigilent提供的软件提供的软件2.2.用用ISEISE提供的方法提供的方法 这里先介绍这里先介绍1 1打开打开AdeptAdept软件软件出现下列界面出现下列界面下载，编程文件（下载至下载，编程文件（下载至FPGAFPGA）下载，编程文件（下载至下载，编程文件（下载至PROMPROM）这时可以用在这时可以用在Basys2Basys2中运行了！中运行了！回顾总结设计过程回顾总结设计过程1.1.在在ISEISE中新建工程项目中新建工程项目2.2.编辑源文件编辑源文件3.3.查看查看RTLRTL电路电路4.4.生成编程文件生成编程文件5.5.下载至下载至Baysys2Baysys2板板这就是这就是FPGAFPGA设计数字系统的最基本操作过程，设计数字系统的最基本操作过程，请反复尝试，以致熟练整个过程请反复尝试，以致熟练整个过程