Zynq7000可编程逻辑资源PL课件.ppt

1、2021/7/261(最新整理)Zynq7000可编程逻辑资源PL2021/7/262Xilinx All ProgrammableZynq-7000 SoC设计指南2021/7/263 可编程逻辑资源内容包括内容包括 可编程逻辑资源概述、可编程逻辑资源功能两个部分。在可编程逻辑资源概述、可编程逻辑资源功能两个部分。在可编程逻辑资源功能部分，详细的介绍了可编程逻辑资源功能部分，详细的介绍了CLB和和LUT、时钟管、时钟管理单元、块存储器、数字信号处理单元、输入和输出、低功耗理单元、块存储器、数字信号处理单元、输入和输出、低功耗串行收发器、串行收发器、PCI-E模块、模块、XADC模块和配置等内

2、容。模块和配置等内容。2021/7/264 Zynq-7000 Zynq-7000系列的全可编程平台在单个器件内，集成了系列的全可编程平台在单个器件内，集成了功能丰富的基于双核功能丰富的基于双核ARM Cortex-A9ARM Cortex-A9处理器的处理器系处理器的处理器系统统PSPS和和XiinxXiinx可编程逻辑可编程逻辑PLPL。lZynq-7000 EPP系列中的每个器件包含相同的系列中的每个器件包含相同的PS，然而每个器件，然而每个器件内的内的PL和和I/O资源有所不同。资源有所不同。u两个较小两个较小EPP器件（器件（Z-7010和和Z-7020）的）的PL基于基于Artix

3、-7 FPGA逻辑。逻辑。u两个较大两个较大EPP器件（器件（Z-7030和和Z-7045）的）的PL基于基于Kintex-7 FPGA逻辑。逻辑。可编程逻辑资源2021/7/265通过使用多个接口和超过通过使用多个接口和超过30003000个连接的其它信号，个连接的其它信号，PSPS和和PLPL可以紧密或者松散的耦合在一起。可以紧密或者松散的耦合在一起。这使得设计者能高效地将这使得设计者能高效地将PL内用户创建的硬件加速器和其它内用户创建的硬件加速器和其它的功能进行集成。的功能进行集成。u它们可以被处理器访问。它们可以被处理器访问。u它们也可以访问它们也可以访问PS内的存储器资源。内的存储器

4、资源。可编程逻辑资源2021/7/266ZynqZynq系统总是最先启动系统总是最先启动PSPS内的处理器，这样允许使用内的处理器，这样允许使用基于软件中心的方法对基于软件中心的方法对PLPL进行配置。进行配置。l对对PL的配置作为系统启动的一部分，或者在将来的某个时间点的配置作为系统启动的一部分，或者在将来的某个时间点上对其进行配置。上对其进行配置。lPL可以全部地重新配置或者在使用的时候部分动态地重新配置可以全部地重新配置或者在使用的时候部分动态地重新配置（Partial Reconfiguration,PR）。）。uPR允许只配置允许只配置PL的一部分。的一部分。这使得可以选择对设计进行

5、修改，比如：这使得可以选择对设计进行修改，比如：更新系数或者在必要的时候，替换算法来实现时分复用更新系数或者在必要的时候，替换算法来实现时分复用PL资源。后者资源。后者类似于动态地加载和卸载软件模块。类似于动态地加载和卸载软件模块。PL的配置数据称为比特流。的配置数据称为比特流。可编程逻辑资源2021/7/267 PL PL有一个和有一个和PSPS分开的供电域分开的供电域l 这使能用户通过将这使能用户通过将PL断电来降低功耗。在这个模式下，断电来降低功耗。在这个模式下，PL无无静态和动态功耗。这样，显著地降低了器件的功耗。静态和动态功耗。这样，显著地降低了器件的功耗。l当不使用这个模式时，必须

6、重配置当不使用这个模式时，必须重配置PL。l用户需要考虑在特殊应用场合下，重新配置用户需要考虑在特殊应用场合下，重新配置PL的时间，这个时的时间，这个时间根据比特流的大小而有所不同。间根据比特流的大小而有所不同。可编程逻辑资源2021/7/268PLPL提供了用户可配置的丰富的结构能力。关键特性包括：提供了用户可配置的丰富的结构能力。关键特性包括：l 可配置的逻辑块（可配置的逻辑块（CLB）u6输入查找表。输入查找表。uLUT内的存储器能力。内的存储器能力。u寄存器和移位寄存器功能。寄存器和移位寄存器功能。u级联的加法器。级联的加法器。l 36Kb块块RAMu双端口。双端口。u最大最大72位宽

7、度。位宽度。u可配置为双可配置为双18Kb。u可编程的可编程的FIFO逻辑。逻辑。u内建的纠错电路。内建的纠错电路。可编程逻辑资源2021/7/269l 数字信号处理数字信号处理-DSP48E1 Sliceu2518二进制补码乘法器二进制补码乘法器/加法器高分辨率（加法器高分辨率（48位）信号处理器。位）信号处理器。u节约功耗的节约功耗的25位预加法器，用于优化对称的滤波器应用。位预加法器，用于优化对称的滤波器应用。u高级属性：可选的流水线、可选的高级属性：可选的流水线、可选的ALU和用于级联的专用总线。和用于级联的专用总线。l 时钟管理时钟管理u用于低抖动时钟分配的高速缓冲区和布线。用于低抖

8、动时钟分配的高速缓冲区和布线。u频率合成和相位移动。频率合成和相位移动。u低抖动时钟生成功能和抖动过滤。低抖动时钟生成功能和抖动过滤。可编程逻辑资源2021/7/2610l 可配置的可配置的I/Ou高性能高性能SelectIO技术。技术。u集成在封装内的高频去耦合电容，用于扩展的信号完整性。集成在封装内的高频去耦合电容，用于扩展的信号完整性。u数控阻抗，能在三态下用于最低功耗，高速数控阻抗，能在三态下用于最低功耗，高速I/O操作。操作。u大范围（大范围（HR）I/O支持支持1.2V3.3V。u高性能（高性能（HP）I/O支持支持1.2V1.8V。l 低功耗串行收发器低功耗串行收发器u高性能收发

9、器最大能到达高性能收发器最大能到达12.5Gb/s（GTX）。）。u用于芯片用于芯片-芯片接口的低功耗模式优化。芯片接口的低功耗模式优化。u高级的预发送、后加重，以及接收器线性高级的预发送、后加重，以及接收器线性CTLE，以及判决反馈均衡，以及判决反馈均衡（Decision Feedback Equalization，DFE），包括用于额外余量的自适），包括用于额外余量的自适应均衡。应均衡。可编程逻辑资源2021/7/2611l XADC（模拟（模拟-数字转换器）数字转换器）u双双12比特比特1Msps模拟模拟-数字转换器（数字转换器（ADC）。）。u最大最大17个灵活和用户可配置模拟输入。个

10、灵活和用户可配置模拟输入。u片上或者外部参考选择。片上或者外部参考选择。u片上温度（片上温度（4最大误差）和供电（最大误差）和供电（1%最大误差）传感器。最大误差）传感器。u连续连续JTAG访问访问ADC测量。测量。可编程逻辑资源2021/7/2612可编程逻辑资源-可编程逻辑资源功能 可编程逻辑资源功能主要包括：l CLBl 时钟管理时钟管理l BRAMl DSP Slicel 输入输入/输出输出l 串行收发器串行收发器l PCI-E模块模块l XADCl 配置配置2021/7/2613 可编程逻辑资源-可编程逻辑资源功能CLB，Slice和和LUTl Zynq-7000内的内的LUT可以配

11、置为一个带有可以配置为一个带有1个输出的个输出的6输入输入LUT（64位位ROM）或者带有独立输出和公共地址）或者带有独立输出和公共地址/逻辑输逻辑输入的两个入的两个5输入输入LUT（32位位ROM）。）。l 每个每个LUT的输出能选择使用触发器进行寄存。的输出能选择使用触发器进行寄存。l 一个一个Slice由由4个这样的个这样的LUT、8个触发器、多路复用器和算个触发器、多路复用器和算术进位逻辑构成。术进位逻辑构成。l 两个两个Slice构成一个构成一个CLB。l 每个每个LUT的一个触发器可以选择配置为锁存器。的一个触发器可以选择配置为锁存器。2021/7/2614l 所有所有Slice中

12、间中间25-50%也使用也使用LUT作为分布式的作为分布式的64位位RAM或或者者32位移位寄存器（位移位寄存器（SRL32）或者两个）或者两个SRL16。l 现代综合工具利用了这些高性能逻辑、算术和存储器特性。现代综合工具利用了这些高性能逻辑、算术和存储器特性。l Zynq-7000内的内的LUT可以配置为一个带有可以配置为一个带有1个输出的个输出的6输入输入LUT（64位位ROM）或者带有独立输出和公共地址）或者带有独立输出和公共地址/逻辑输入逻辑输入的两个的两个5输入输入LUT（32位位ROM）。）。l 每个每个LUT的输出能使用触发器进行寄存。一个的输出能使用触发器进行寄存。一个Sli

13、ce由由4个这个这样的样的LUT、8个触发器、多路复用器和算术进位逻辑构成。个触发器、多路复用器和算术进位逻辑构成。l 两个两个Slice构成一个构成一个CLB。每个。每个LUT的一个触发器可以选择配的一个触发器可以选择配置为锁存器。置为锁存器。可编程逻辑资源-可编程逻辑资源功能2021/7/2615混合模式时钟管理器和相位锁相环混合模式时钟管理器（Mixed-mode clock manager，MMCM）和相位锁相环（Phase Lock Loop，PLL）共享很多特性。可编程逻辑资源功能-时钟管理l 它们都能作为一个频率合成器，用于宽范围的频率和输入它们都能作为一个频率合成器，用于宽范围

14、的频率和输入时钟的抖动过滤器。时钟的抖动过滤器。l 这些元件的中心是一个压控振荡器（这些元件的中心是一个压控振荡器（Voltage Controlled Oscillator，VCO），来自相位检测器（），来自相位检测器（PFD）的电压送到）的电压送到VCO，根据计算，升高或者降低，根据计算，升高或者降低VCO输出频率。输出频率。2021/7/2616l MMCM有三组可编程的频率分频器：有三组可编程的频率分频器：D，M和和O。u 预分频器预分频器D（通过配置或者之后通过动态配置端口（通过配置或者之后通过动态配置端口（Dynamic Configuration Port，DRP）编程），降低了

15、输入频率。然后，将其）编程），降低了输入频率。然后，将其送到传统送到传统PLL相位相位/频率比较器的一个输入。频率比较器的一个输入。u 反馈分频器反馈分频器M（通过配置或者之后通过（通过配置或者之后通过DRP编程），作为一个乘法编程），作为一个乘法器。这是由于在送到相位比较器的其它输入之前，将器。这是由于在送到相位比较器的其它输入之前，将VCO的输出频的输出频率进行分频。必须合理地选择率进行分频。必须合理地选择D和和M的值，以确保的值，以确保VCO工作在它指工作在它指定的频率范围内。定的频率范围内。可编程逻辑资源功能-时钟管理2021/7/2617l VCO有有8个等间距的输出相位（个等间距的

16、输出相位（0，45，90，135，180，225，270 和和315）。）。u 每个都可以被选择驱动一个输出分频器（每个都可以被选择驱动一个输出分频器（6个用于个用于PLL，O0-O5；7个个用于用于MMCM，O0-O6）。通过配置，可以对每一个进行编程实现）。通过配置，可以对每一个进行编程实现1-128内的分频。内的分频。l MMCM和和PLL有三个输入抖动过滤选项：有三个输入抖动过滤选项：u 低带宽模式有最好的抖动衰减。低带宽模式有最好的抖动衰减。u 高带宽模式有最好的相位偏移。高带宽模式有最好的相位偏移。u 优化模式允许工具找到最好的设置。优化模式允许工具找到最好的设置。可编程逻辑资源功

17、能-时钟管理2021/7/2618 MMCM额外的可编程特性额外的可编程特性 MMCM在反馈路径（作为乘法器）或者输出路径上有一个小在反馈路径（作为乘法器）或者输出路径上有一个小数计数器。小数计数器允许非整数的数计数器。小数计数器允许非整数的1/8递增。因此，增加了合成递增。因此，增加了合成频率的能力。频率的能力。根据根据VCO的频率，的频率，MMCM也能提供较小增量的固定相位移动也能提供较小增量的固定相位移动或者动态相位移动。比如：在或者动态相位移动。比如：在1600MHz频率下，相位移动的时序频率下，相位移动的时序递增是递增是11.2ps。可编程逻辑资源功能-时钟管理2021/7/2619

18、 时钟分配时钟分配 每个每个Zynq-7000 EPP器件提供了器件提供了6个不同类型的时钟线（个不同类型的时钟线（BUFG，BUFR，BUFIO，BUFH，BUFMR和高性能时钟），用来解决不和高性能时钟），用来解决不同的时钟要求。包括：高扇出、短传播延迟和极低的抖动。同的时钟要求。包括：高扇出、短传播延迟和极低的抖动。可编程逻辑资源功能-时钟管理2021/7/2620全局时钟线全局时钟线l 在在Zynq-7000 EPP器件中，器件中，32个全局时钟线提供了最高的扇个全局时钟线提供了最高的扇出。它能到达每个触发器的时钟、时钟使能和置位出。它能到达每个触发器的时钟、时钟使能和置位/复位，以复

19、位，以及数量众多的逻辑输入。及数量众多的逻辑输入。l 在任何时钟域内，有在任何时钟域内，有12个全局时钟线，可以通过水平时钟缓个全局时钟线，可以通过水平时钟缓冲区（冲区（BUFH）驱动。可以单独使能）驱动。可以单独使能/禁止每个禁止每个BUFH，这样，这样允许关闭时钟域内的时钟。因此，为时钟域的功耗提供了更允许关闭时钟域内的时钟。因此，为时钟域的功耗提供了更好的颗粒度控制。好的颗粒度控制。可编程逻辑资源功能-时钟管理2021/7/2621l 全局时钟线可以通过全局时钟缓冲区驱动，该缓冲区能执全局时钟线可以通过全局时钟缓冲区驱动，该缓冲区能执行无毛刺的时钟复用和时钟使能功能。通常由行无毛刺的时钟

20、复用和时钟使能功能。通常由CMT驱动全驱动全局时钟，它能彻底的消除基本时钟分配延迟。局时钟，它能彻底的消除基本时钟分配延迟。可编程逻辑资源功能-时钟管理2021/7/2622 区域时钟区域时钟 区域时钟能驱动它所在区域内的所有时钟。区域时钟能驱动它所在区域内的所有时钟。注：一个区域定义为任何一个区域，这个区域有注：一个区域定义为任何一个区域，这个区域有50个个I/O，以，以及及50 个个CLB高及一半的器件宽度。高及一半的器件宽度。Zynq-7000 EPP器件有器件有824个区域。在每个区域有个区域。在每个区域有4个区域时个区域时钟跟踪。每个区域时钟缓冲区可以由钟跟踪。每个区域时钟缓冲区可以

21、由4个时钟功能输入引脚中的个时钟功能输入引脚中的一个驱动，可选择从一个驱动，可选择从1-8中的任何一个整数对该时钟分频。中的任何一个整数对该时钟分频。可编程逻辑资源功能-时钟管理2021/7/2623 I/O时钟时钟 I/O时钟特别的快，用于一些时钟特别的快，用于一些I/O逻辑和串行化器逻辑和串行化器/解串行化器解串行化器（SerDes）电路。）电路。Zynq-7000全可编程平台提供了来自全可编程平台提供了来自MMCM到到I/O的直接连接。的直接连接。这些连接主要用于低抖动，高性能的接口。这些连接主要用于低抖动，高性能的接口。可编程逻辑资源功能-时钟管理2021/7/2624每个每个Zynq

22、-7000有有60465个双端口个双端口BRAM，每个容量为，每个容量为36Kb。每个。每个BRAM有两个独立的端口。有两个独立的端口。可编程逻辑资源功能-块存储器2021/7/2625同步操作 每个存储器的读或者写访问由时钟控制。将所有的输入、数据、每个存储器的读或者写访问由时钟控制。将所有的输入、数据、地址、时钟使能和写使能进行寄存。总是由时钟驱动输入地址。地址、时钟使能和写使能进行寄存。总是由时钟驱动输入地址。并且，一直保持数据，直到下一个操作。一个可选的输出数据并且，一直保持数据，直到下一个操作。一个可选的输出数据流水线寄存器，该寄存器通过一个额外时钟周期的延迟，以允许流水线寄存器，该

23、寄存器通过一个额外时钟周期的延迟，以允许较高速的时钟。较高速的时钟。在写操作期间，数据的输出为前面所保存的数据，或者是新写在写操作期间，数据的输出为前面所保存的数据，或者是新写入的数据，或者保持不变。入的数据，或者保持不变。可编程逻辑资源功能-块存储器2021/7/2626 可编程数据宽度 每个端口可以配置为每个端口可以配置为32K1、16K2、8K4、4K9（或（或者者8）、）、2K18（或者（或者16）、）、1K36（或者（或者32）、或者）、或者51272（或者（或者64）。两个端口可以有不同的宽度，并且没有任何限制。）。两个端口可以有不同的宽度，并且没有任何限制。每个每个BRAM能分割

24、为两个完全独立的能分割为两个完全独立的18Kb BRAM。每个。每个BRAM能配置成任何长宽比，范围从能配置成任何长宽比，范围从16K1到到51236。前面描述。前面描述的用于的用于36Kb的的BRAM的所有内容也可以应用到每个较小的的所有内容也可以应用到每个较小的18Kb BRAM。可编程逻辑资源功能-块存储器2021/7/2627 只有在简单双端口（只有在简单双端口（Simple Dual-Port，SDP）模式下，）模式下，数据宽度大于数据宽度大于18比特（比特（18Kb RAM）或者）或者36比特（比特（36Kb RAM）才能访问。）才能访问。在这种模式下，一个端口专门用于读操作，另一

25、个端口用于在这种模式下，一个端口专门用于读操作，另一个端口用于写操作。在写操作。在SDP模式下，一侧（读或者写）是可以变化的，而另模式下，一侧（读或者写）是可以变化的，而另一侧被固定为一侧被固定为32/36位或者位或者64/72位。位。可编程逻辑资源功能-块存储器2021/7/2628双端口双端口36Kb RAM的所有两侧，其宽度都是可变的。的所有两侧，其宽度都是可变的。可以将两个相邻的可以将两个相邻的36Kb BRAM配置为一个配置为一个64Kx1双端口双端口RAM。并且，不需要任何额外的逻辑。并且，不需要任何额外的逻辑。可编程逻辑资源功能-块存储器2021/7/2629 错误检测和纠错 每

26、个每个64位宽度的位宽度的BRAM都能产生、保存和利用都能产生、保存和利用8个额外的海个额外的海明码比特。并且，在读操作过程中执行单个比特为错误的纠错和明码比特。并且，在读操作过程中执行单个比特为错误的纠错和两个比特位的检错（两个比特位的检错（ECC）。当写到外部）。当写到外部64-72位宽度的存储器位宽度的存储器或者从或者从64-72位外部存储器读时，也能使用位外部存储器读时，也能使用ECC逻辑。逻辑。可编程逻辑资源功能-块存储器2021/7/2630 FIFO控制器 内建的内建的FIFO控制器用于单时钟（同步）或者双时钟（异步控制器用于单时钟（同步）或者双时钟（异步或者多率）操作，递增内部

27、的地址和提供或者多率）操作，递增内部的地址和提供4个握手信号。这些握个握手信号。这些握手信号线包括：手信号线包括：l 满标志、空标志、几乎满标志和几乎空标志。可以自由满标志、空标志、几乎满标志和几乎空标志。可以自由地编程几乎满和几乎空标志。地编程几乎满和几乎空标志。类似于类似于BRAM，也可以对，也可以对FIFO宽度和深度编程。但是，写宽度和深度编程。但是，写端口和读端口的宽度总是相同。端口和读端口的宽度总是相同。可编程逻辑资源功能-块存储器2021/7/2631首字跌落（First Word Fall-Through，FWFT）模式 即第一个写入的数据出现在数据输出端（甚至在读操作前）。即第

28、一个写入的数据出现在数据输出端（甚至在读操作前）。当读取第一个字后，这个模式和标准的模式就没有差别了。当读取第一个字后，这个模式和标准的模式就没有差别了。可编程逻辑资源功能-块存储器2021/7/2632DSP应用使用大量的二进制乘法器和累加器，可以在专用的DSP切片内最好地实现。l 所有所有Zynq-7000器件都有很多专用的、全定制的、低功耗器件都有很多专用的、全定制的、低功耗的的DSP切片，将小尺寸和高速结合在一起，同时保持了系切片，将小尺寸和高速结合在一起，同时保持了系统设计的灵活性。统设计的灵活性。l 每个每个DSP切片由一个专用的切片由一个专用的2516比特的二进制补码乘法比特的二

29、进制补码乘法器和一个器和一个48比特的累加器组成。它们的最高工作频率为比特的累加器组成。它们的最高工作频率为741MHz。可以动态地旁路掉乘法器。可以动态地旁路掉乘法器。可编程逻辑资源功能-数字信号处理DSP slice2021/7/2633l 两个两个48位的输入能送到一个单指令多数据流（位的输入能送到一个单指令多数据流（Single Instruction Multiple Data，SIMD）算术单元（双）算术单元（双24位加位加/减减/累加或者四累加或者四12位加位加/减减/累加），或者一个逻辑单元。它可以累加），或者一个逻辑单元。它可以产生基于两个操作数的十个不同逻辑功能的任何一个。

30、产生基于两个操作数的十个不同逻辑功能的任何一个。可编程逻辑资源功能-数字信号处理DSP slice2021/7/2634输入/输出的一些特别之处包括：l 高性能的高性能的SelectIO技术，支持技术，支持1866Mb/s的的DDR3。l 封装内高频去耦合电容，扩展了信号完整性。封装内高频去耦合电容，扩展了信号完整性。l 数字控制阻抗，能三态用于最低功耗，高速数字控制阻抗，能三态用于最低功耗，高速I/O操作。操作。可编程逻辑资源功能-输入/输出2021/7/2635根据器件和封装的大小，根据器件和封装的大小，I/OI/O引脚的个数有所不同。每个引脚的个数有所不同。每个I/OI/O是可配置的，并

31、且兼容大量的是可配置的，并且兼容大量的I/OI/O标准。标准。除了一些供电引脚和少量的专用配置引脚外，所有其它除了一些供电引脚和少量的专用配置引脚外，所有其它PL引引脚都有相同的脚都有相同的I/O能力，它只受限于某些分组规则。能力，它只受限于某些分组规则。Zynq-7000 全可编程平台内的全可编程平台内的SelectIO资源分成宽范围资源分成宽范围HR或或者高性能者高性能HP。HR I/O提供了最宽泛的供电支持，范围从提供了最宽泛的供电支持，范围从1.2V3.3V。将将HP I/O进行优化，用于最高性能的操作。其电压操作范围从进行优化，用于最高性能的操作。其电压操作范围从1.2V1.8V。可

32、编程逻辑资源功能-输入/输出2021/7/2636所有所有I/OI/O以分组构成，每个组有以分组构成，每个组有5050个个I/OI/O 每个组有一个公共的每个组有一个公共的VCCO输出供电，它也给某些输入缓冲输出供电，它也给某些输入缓冲区供电。区供电。一些单端输入缓冲区要求一个内部或者外部应用的参考电一些单端输入缓冲区要求一个内部或者外部应用的参考电压（压（VREF）。）。每组有两个每组有两个VREF引脚（除了配置组引脚（除了配置组0）。一个组只有一个）。一个组只有一个VREF电压值。电压值。可编程逻辑资源功能-输入/输出2021/7/2637全可编程平台全可编程平台ZYNQ-7000ZYNQ

33、-7000有不同的封装类型，以适应用户有不同的封装类型，以适应用户的需要。的需要。l 小尺寸焊线封装用于最低成本；小尺寸焊线封装用于最低成本；l 通常，高性能倒装封装和无盖倒装封装，用于在高性能和小通常，高性能倒装封装和无盖倒装封装，用于在高性能和小尺寸封装之间进行权衡。尺寸封装之间进行权衡。l 在倒装封装中，使用高性能的倒装处理，硅片附加在基底上。在倒装封装中，使用高性能的倒装处理，硅片附加在基底上。l 被控的等效串联电阻被控的等效串联电阻ESR和分散的去耦合电容放置在封装基和分散的去耦合电容放置在封装基底上，用在同时切换输出的条件下，对信号完整性进行优化。底上，用在同时切换输出的条件下，对

34、信号完整性进行优化。可编程逻辑资源功能-输入/输出2021/7/2638 可编程逻辑资源功能-输入/输出I/O电特性l 单端输出使用传统的上拉单端输出使用传统的上拉/下拉输出结构，驱动高可以达到下拉输出结构，驱动高可以达到Vcco，驱动低可以达到地，输出也能进入高阻状态。，驱动低可以达到地，输出也能进入高阻状态。l 系统设计者能指定抖动率和输出强度。输入总是活动的，但系统设计者能指定抖动率和输出强度。输入总是活动的，但是当输出是活动时，通常忽略输入。是当输出是活动时，通常忽略输入。l 每个引脚有可选的弱上拉或者弱下拉电阻。每个引脚有可选的弱上拉或者弱下拉电阻。2021/7/2639l 可以将大

35、多数信号引脚对配置成差分输入对或者输出对。可以将大多数信号引脚对配置成差分输入对或者输出对。u差分输入对可以选择使用差分输入对可以选择使用100的内部电阻进行端接。的内部电阻进行端接。u所有的所有的Zynq-7000 EPP器件支持器件支持LVDS外的差分标准：外的差分标准：HT RSDS BLVDS 差分差分SSTL 差分差分HSTL可编程逻辑资源功能-输入/输出2021/7/2640 每个I/O支持存储器I/O标准 比如：单端和差分比如：单端和差分HSTL，以及单端，以及单端SSTL和差分和差分SSTL。SSTL I/O标准支持用于标准支持用于DDR3接口应用，其数据率最高可以达接口应用，

36、其数据率最高可以达到到1866Mb/s。可编程逻辑资源功能-输入/输出2021/7/2641 三态控制的阻抗能控制输出驱动阻抗(串行端接)或者能提供到Vcco的输入信号的并行端接，或者分割（戴维宁）端接到Vcco/2。l 这允许使用这允许使用T_DCI，使得不需要为信号提供片外端接。，使得不需要为信号提供片外端接。l 此外，还节省了板子的空间。此外，还节省了板子的空间。l 当当I/O处于输出模式或者三态时，自动关闭端接。处于输出模式或者三态时，自动关闭端接。这种方法与片外端接相比，显著地降低了相当的功耗。这种方法与片外端接相比，显著地降低了相当的功耗。I/O也也有低功耗模式，可用于有低功耗模式

37、，可用于IBUF和和IDELAY。用于进一步降低功耗，。用于进一步降低功耗，特别是用来实现和存储器的接口。特别是用来实现和存储器的接口。可编程逻辑资源功能-输入/输出2021/7/2642可编程逻辑资源功能-输入/输出I/O逻辑l 输入输入/输出延迟输出延迟u 所有的输入和输出都可以配置成组合或者寄存。所有的输入和输出都可以配置成组合或者寄存。u 所有的输入和输出都支持双数据率所有的输入和输出都支持双数据率DDR。u 任何输入和一些输出都可以独自配置成最多任何输入和一些输出都可以独自配置成最多78ps或者或者52ps的的32个增量。个增量。u 这些延迟由这些延迟由IDELAY和和ODELAY实

38、现。延迟步长的数目由配置设置，实现。延迟步长的数目由配置设置，也可以在使用的时候递增或者递减。也可以在使用的时候递增或者递减。ODELAY只能用于只能用于HP Select I/O，它不能用于，它不能用于HR Select I/O。这。这就意味着它只能用于就意味着它只能用于Z-7030或者或者Z-7045器件。器件。2021/7/2643 l ISERDES和和OSERDESu 很多应用结合了高速、串行位很多应用结合了高速、串行位I/O和器件内的低速并行操作。这要求和器件内的低速并行操作。这要求在在I/O结构内有一个串行化（并行结构内有一个串行化（并行-串行转换）或者解串行化器（串行串行转换）

39、或者解串行化器（串行-并行转换）。并行转换）。u 每个每个I/O引脚拥有一个引脚拥有一个8位的位的IOSERDES（ISERDES和和OSERDES）能）能执行行执行行-并行或者并行并行或者并行-串行转换（可编程串行转换（可编程2，3，4，5，6，7或者或者8比比特宽度）。通过级联两个来自相邻引脚（默认为差分引脚）的特宽度）。通过级联两个来自相邻引脚（默认为差分引脚）的IOSERDES，可以支持，可以支持10和和14位较宽宽度的转换。位较宽宽度的转换。u ISERDES有一个特殊的过采样模式，可以实现对异步数据地恢复。有一个特殊的过采样模式，可以实现对异步数据地恢复。比如，它可以用于基于比如，

40、它可以用于基于SGMII接口的接口的1.25Gb/s LVDS的应用。的应用。可编程逻辑资源功能-输入/输出2021/7/2644l 在同一个在同一个PCB的的IC之间，背板间或者长距离之间到光纤模之间，背板间或者长距离之间到光纤模块的超快速穿行数据传输，变得日益流行和重要，这使得块的超快速穿行数据传输，变得日益流行和重要，这使得客户线卡可以扩展到客户线卡可以扩展到200Gb/s。u 它要求特殊的专用片上电路和差分它要求特殊的专用片上电路和差分I/O能应付这些高数据速率带来的能应付这些高数据速率带来的信号完整性问题。信号完整性问题。可编程逻辑资源功能-输入/输出2021/7/2645 Zynq

41、-7000 EPP器件收发器数量范围从0-16。每个串行收发器是发送器和接收器的组合。l 不同的不同的Zynq-7000串行收发器能使用环形振荡器和串行收发器能使用环形振荡器和LC谐振的组谐振的组合，允许灵活性和性能完美的结合。同时，使能贯穿所有器件合，允许灵活性和性能完美的结合。同时，使能贯穿所有器件的的IP移植。使用基于移植。使用基于PL逻辑的过采样实现较低的数据率。逻辑的过采样实现较低的数据率。l 串行发送器和接收器有独立的电路，它使用了高级的串行发送器和接收器有独立的电路，它使用了高级的PLL结构，结构，通过通过425之间某些可编程的数，实现对参考时钟输入的相乘。之间某些可编程的数，实

42、现对参考时钟输入的相乘。这样，就变成了比特串行数据时钟。每个收发器有大量用户可这样，就变成了比特串行数据时钟。每个收发器有大量用户可定义的特性和参数。可以在器件配置期间，定义这些参数。它定义的特性和参数。可以在器件配置期间，定义这些参数。它们中的很多参数都可以在操作的过程中进行修改。们中的很多参数都可以在操作的过程中进行修改。可编程逻辑资源功能-低功耗串行收发器2021/7/2646发送器 发送器是基本的并行到串行的转换器，其转换率为16，20，32，40，64或者80。这允许设计者在高性能设计中，为时序余量权衡数据通道的宽度。这些发送器的输出，通过用单通道的差分输出信号驱动PC板。可编程逻辑

43、资源功能-低功耗串行收发器2021/7/2647l TXOUTCLK是一个合理的分频的串行数据时钟，可以直接用是一个合理的分频的串行数据时钟，可以直接用于对来自内部逻辑的并行数据地寄存。于对来自内部逻辑的并行数据地寄存。l 传入的并行数据送到一个可选的传入的并行数据送到一个可选的FIFO中，它有一个额外的硬中，它有一个额外的硬件支持。它使用件支持。它使用8B/10B、64B/66B，或者，或者64B/67B编码方案，编码方案，以提供足够数量的过渡。以提供足够数量的过渡。l 比特串行输出信号驱动带有差分信号的两个封装引脚。这个输比特串行输出信号驱动带有差分信号的两个封装引脚。这个输出信号对，通过

44、可编程的信号摆动和可编程的预加重和加重后，出信号对，通过可编程的信号摆动和可编程的预加重和加重后，用于补偿用于补偿PC板的失真和其他互联特性。板的失真和其他互联特性。l 对于较短的通道，可以减少信号摆动来降低功耗。对于较短的通道，可以减少信号摆动来降低功耗。可编程逻辑资源功能-低功耗串行收发器2021/7/2648 接收器 接收器是一个基本的串行到并行的转换器，将到来的比特串行差分信号改成并行的字流，每个字为16、20、32、40、64或者80个比特位。这允许设计者在内部数据通道宽度和逻辑时序余量进行权衡。可编程逻辑资源功能-低功耗串行收发器2021/7/2649 l 接收器收到差分数据流，通

45、过可编程的线型和判决反馈均衡器接收器收到差分数据流，通过可编程的线型和判决反馈均衡器（补偿（补偿PC板和其它互连特性），使用参考时钟输入初始化时钟板和其它互连特性），使用参考时钟输入初始化时钟识别。因此，这里没有必要有一个单独的时钟线。识别。因此，这里没有必要有一个单独的时钟线。l 数据符号使用非归零数据符号使用非归零NRZ编码和可选择的有保证的充分的数据编码和可选择的有保证的充分的数据过渡（通过使用所选择的编码规则）。过渡（通过使用所选择的编码规则）。l 使用使用RXUSRCLK时钟，将并行数据发送到时钟，将并行数据发送到PL。l 对于较短的通道，收发器提供了一个特殊低功耗模式（对于较短的通

46、道，收发器提供了一个特殊低功耗模式（LPM），），用于进一步降低功耗。用于进一步降低功耗。可编程逻辑资源功能-低功耗串行收发器2021/7/2650可编程逻辑资源功能-低功耗串行收发器 带外信号 收发器提供带外信号收发器提供带外信号OOB，经常用于从发送器发送低速信号，经常用于从发送器发送低速信号到接收器，而高速串行数据发送并没有活动。当连接是一个断电到接收器，而高速串行数据发送并没有活动。当连接是一个断电状态或者没有初始化时，经常这样。这有利于状态或者没有初始化时，经常这样。这有利于PCI-E和和SATA/SAS应用应用.2021/7/2651所有的所有的Zynq-7000 EPP器件带有收

47、发器，包含一个集成的器件带有收发器，包含一个集成的用于用于PCI-E技术的模块。技术的模块。l PCI-E模块可以配置成端点或者根端口，其兼容模块可以配置成端点或者根端口，其兼容PCI-E基本规范基本规范2.1版本。版本。l 根端口能用于建立根联合体的基础，以允许在两个根端口能用于建立根联合体的基础，以允许在两个Zynq-7000 EPP器件和其它器件之间，通过器件和其它器件之间，通过PCI-E协议进行定制的通信，以协议进行定制的通信，以及添加到及添加到ASSP的端点设备。比如：以太网控制器或者到的端点设备。比如：以太网控制器或者到Zynq-7000器件的光纤通道器件的光纤通道HBA。可编程逻

48、辑资源-PCI-E模块2021/7/2652l 它可以在它可以在2.5Gb/s和和5.0Gb/s数据率下，提供数据率下，提供1，2，4或者或者8个通道。个通道。l 对于高性能应用，模块的高级缓冲技术提供了灵活的最大有效对于高性能应用，模块的高级缓冲技术提供了灵活的最大有效载荷。其最大的有效载荷的大小为载荷。其最大的有效载荷的大小为1024字节。字节。l 与集成高速收发器连接的集成模块接口用于串行连接；与与集成高速收发器连接的集成模块接口用于串行连接；与BRAM的模块接口连接用于数据缓冲。这些元素，用于实现的模块接口连接用于数据缓冲。这些元素，用于实现PCI-E协议的物理层、数据链路层和交易层。

49、协议的物理层、数据链路层和交易层。可编程逻辑资源-PCI-E模块2021/7/2653Xilinx提供了一个轻量级，可配置的，容易使用的提供了一个轻量级，可配置的，容易使用的LogiCORE IP封装。封装。l 它可以将各种模块（用于它可以将各种模块（用于PCI-E的集成模块、收发器、的集成模块、收发器、BRAM和时钟资源）捆绑到一起，用于端点或者根端口的解决方案。和时钟资源）捆绑到一起，用于端点或者根端口的解决方案。l 系统设计者可以控制很多可配置的参数：通道宽度、最大有效系统设计者可以控制很多可配置的参数：通道宽度、最大有效载荷的大小、可编程逻辑接口的速度、参考时钟频率和及地址载荷的大小、

50、可编程逻辑接口的速度、参考时钟频率和及地址寄存器解码和过滤。寄存器解码和过滤。l Xilinx提供了提供了AXI4存储器封装，用于集成的模块。存储器封装，用于集成的模块。AXI4用于用于Xilinx的的XPS/EDK设计流程和基于设计流程和基于Cortex-A9处理器的设计。处理器的设计。可编程逻辑资源-PCI-E模块2021/7/2654所有的全可编程所有的全可编程Zynq-7000 EPP器件集成了一个新的灵活器件集成了一个新的灵活的模拟接口，称为的模拟接口，称为XADC。l 当与当与Zynq-7000器件内的可编程逻辑结合时，器件内的可编程逻辑结合时，XADC能解决板级能解决板级的数据捕