景松-CPLD-教学成果发表精品课件.ppt

1、CPLDCPLDMax+plusII數數 位位 邏邏 輯輯 設設 計計Design byDesign by:趙景松趙景松 老師老師2目目 錄錄第零篇第零篇一、一、(數位電路概論數位電路概論)-P5)-P5 1 1、何謂數位邏輯、何謂數位邏輯 2 2、組合邏輯、組合邏輯 3 3、順序邏輯、順序邏輯二、二、(CPLDCPLD基礎知識基礎知識)-P12)-P12 1 1、何謂、何謂CPLDCPLD 2 2、進入、進入CPLDCPLD之背景知識之背景知識三、三、(數位電路的發展歷程數位電路的發展歷程)-P16)-P163四、四、(VHDLVHDL程式語言介紹程式語言介紹)-P20)-P20 1 1、一

2、個完整的、一個完整的VHDLVHDL程式程式 2 2、VHDLVHDL三種三種電路架構的描述電路架構的描述 3 3、元件對應元件對應MappingMapping4第零篇5一、數位電路概論一、數位電路概論6一、數位電路概論一、數位電路概論1、數位邏輯數位邏輯 基本上訊號可區分為兩大類，一為類基本上訊號可區分為兩大類，一為類比信號、而另一為數位信號。比信號、而另一為數位信號。而所謂的類比信號，泛指隨時而所謂的類比信號，泛指隨時間做連續變化的信號，例如人類所講的間做連續變化的信號，例如人類所講的話，就是一種類比信號。而數位話，就是一種類比信號。而數位信號是指不會隨時間做連續的改變之信號，信號是指不會

3、隨時間做連續的改變之信號，例如開關，僅有打開及關掉而已，換例如開關，僅有打開及關掉而已，換成邏輯來說，也就是只有成邏輯來說，也就是只有0 0與與1 1而而已。已。7 換句話說，數位信號就可以用邏輯來換句話說，數位信號就可以用邏輯來表示，如此做可簡化信號之處理，因為比表示，如此做可簡化信號之處理，因為比較不會有雜訊干擾的問題。較不會有雜訊干擾的問題。所謂所謂數位邏輯數位邏輯，就是專門為了處理數，就是專門為了處理數位訊號的一門學科。因電路中所有之元件位訊號的一門學科。因電路中所有之元件皆為邏輯元件，固其組合出來之任何電路，皆為邏輯元件，固其組合出來之任何電路，皆為數位電路，所以其輸入、輸出訊號，皆

4、為數位電路，所以其輸入、輸出訊號，也只會以邏輯狀態呈現，如此可使輸出之也只會以邏輯狀態呈現，如此可使輸出之訊號獲得相當之穩定性及確定性。因為這訊號獲得相當之穩定性及確定性。因為這樣的關係，使得數位系統被廣泛的使用，樣的關係，使得數位系統被廣泛的使用，並不斷改良中。並不斷改良中。82、組合邏輯組合邏輯 所謂所謂組合邏輯組合邏輯，乃是將基本的邏輯元件，例，乃是將基本的邏輯元件，例如：如：及閘及閘(AND)(AND)、或閘或閘(OR)(OR)、反閘反閘(NOT)(NOT)、互斥或閘互斥或閘(XOR)(XOR)等元件，組合成一個等元件，組合成一個數位數位(邏輯邏輯)電路電路，而達，而達成某種功能成某種

5、功能(要求要求)，即稱為組合邏輯電路。，即稱為組合邏輯電路。123A123A123A(及閘)(或閘)(反閘)(互斥或閘)12A9布林代數布林代數&真值表真值表ABY000011101111ABY000010100111123A123A1 1、及閘、及閘2 2、或閘、或閘Y=ABY=A+B10AY0110ABY00001110111012A123A布林代數布林代數&真值表真值表4 4、反閘、反閘3 3、互斥或閘、互斥或閘Y=A+BY=A113、順序邏輯順序邏輯 數位電路數位電路主要是包含兩類元件，一為主要是包含兩類元件，一為邏輯閘邏輯閘而另一為而另一為儲存元件儲存元件。之前所提之組合邏輯，沒有循

6、。之前所提之組合邏輯，沒有循序的功能，也就是輸出完全由輸入決定，當輸入訊序的功能，也就是輸出完全由輸入決定，當輸入訊號消失，輸出亦隨之不見，無儲存輸出結果之功用。號消失，輸出亦隨之不見，無儲存輸出結果之功用。然而電路要能循序，就需要一種能夠儲存原來信號然而電路要能循序，就需要一種能夠儲存原來信號的裝置，使新輸入的信號能參考原來輸入狀態來決的裝置，使新輸入的信號能參考原來輸入狀態來決定輸出變化。這種儲存裝置，稱為定輸出變化。這種儲存裝置，稱為記憶裝置記憶裝置。將。將組合邏輯組合邏輯加上這種加上這種記憶裝置記憶裝置，使電路具有，使電路具有循序處理能力就是一種循序處理能力就是一種順序邏輯電路順序邏輯

7、電路。順序邏輯電路中最基本的記憶元件，就是順序邏輯電路中最基本的記憶元件，就是正反器正反器(Flip-Flop)(Flip-Flop)。12二、CPLD 基礎知識基礎知識13二、CPLD 基礎知識基礎知識1、何謂、何謂CPLD 由於資訊工業發展訊速，從一般人之日常生由於資訊工業發展訊速，從一般人之日常生活就可見一般；小至每個人手上的行動電話、家家活就可見一般；小至每個人手上的行動電話、家家戶戶皆有之洗衣機、停車場的全自動化，大到銀行戶戶皆有之洗衣機、停車場的全自動化，大到銀行裏的資料庫、飛機上的自動駕駛，無一不是電腦所裏的資料庫、飛機上的自動駕駛，無一不是電腦所及的地方，而不論是電腦本身亦或其

8、週邊之，皆為及的地方，而不論是電腦本身亦或其週邊之，皆為數位電路之產物。數位電路之產物。對於大部份學習數位電路設計的人來說，對於大部份學習數位電路設計的人來說，其學習過程大抵從最簡單的組合邏輯電路設計開始，其學習過程大抵從最簡單的組合邏輯電路設計開始，接著便是順序邏輯、簡易之模組設計、至比較複雜接著便是順序邏輯、簡易之模組設計、至比較複雜完整之系統設計。完整之系統設計。14 傳統的實驗方式，每做一個實驗就必須重組傳統的實驗方式，每做一個實驗就必須重組一個硬體線路，特別是複雜的線路，相當費時耗力一個硬體線路，特別是複雜的線路，相當費時耗力且不易進行，因此也就常省略跳過，導致缺乏設計且不易進行，因

9、此也就常省略跳過，導致缺乏設計架構稍大且完整的電路的經驗。架構稍大且完整的電路的經驗。為了改進以往數位電路學習方式的缺點，為了改進以往數位電路學習方式的缺點，並且縮短開發大型數位電路的時間，所以有了整合並且縮短開發大型數位電路的時間，所以有了整合式數位電路設計環境的發展，此種環境是以個人電式數位電路設計環境的發展，此種環境是以個人電腦為平台，配合電子設計自動化腦為平台，配合電子設計自動化(EDA)(EDA)軟體的執行，軟體的執行，達到從電路設計輸入、模擬、下載驗證、修改、燒達到從電路設計輸入、模擬、下載驗證、修改、燒錄一氣呵成，而且也讓自行設計開發邏輯晶片的夢錄一氣呵成，而且也讓自行設計開發邏

10、輯晶片的夢想得以實現。想得以實現。15 PLD(Programmable Logic Device)是何因素促成數位電路學習的方式改變呢？是何因素促成數位電路學習的方式改變呢？究其原因首推可程式邏輯元件究其原因首推可程式邏輯元件(PLD)(PLD)的快速發展。的快速發展。邏輯晶片大致上分成標準邏輯晶片邏輯晶片大致上分成標準邏輯晶片(Standard(Standard Logic)Logic)與應用規格晶片與應用規格晶片(ASIC)(ASIC)兩類；而兩類；而PLDPLD為為ASICASIC之一種。之一種。PLDPLD由小而大分為以下幾種：小型由小而大分為以下幾種：小型/簡簡單型單型PLD(Si

11、mple PLD)PLD(Simple PLD)、複雜型、複雜型PLD(Complex PLD(Complex PLD)PLD)、場可規劃型閘陣列、場可規劃型閘陣列(FPGA)(FPGA)。而本課程以複雜型而本課程以複雜型PLDPLD為主，也就是俗為主，也就是俗稱之稱之 CPLDCPLD為教學重點，及發展基礎。為教學重點，及發展基礎。16三、三、數位電路數位電路 之之 發展歷程發展歷程17數位電路之發展數位電路之發展(一一)：整個數位電路的發展約可分為四個階段：整個數位電路的發展約可分為四個階段：第一階段：早期為利用電晶體、電阻、二極體第一階段：早期為利用電晶體、電阻、二極體等等 電子元件設計

12、而成各式之小型積體電路電子元件設計而成各式之小型積體電路 SSISSI (Small Scale Integrated Circuit)(Small Scale Integrated Circuit)第二階段：之後再以這些基本邏輯閘配合卡諾圖的第二階段：之後再以這些基本邏輯閘配合卡諾圖的 化簡，設計出解碼器化簡，設計出解碼器 DecoderDecoder 、解多工、解多工 器器 DemultiplexerDemultiplexer 、多工器、多工器 MultiplexerMultiplexer 、加法器加法器 AdderAdder 、正反器、正反器 Flip FlopFlip Flop 、移、

13、移 位暫存器位暫存器ShiftShift RegisterRegister 、計數器、計數器CounterCounter 等中型積體電路等中型積體電路 MSI(Medium Scale MSI(Medium Scale Integrated Circuit)Integrated Circuit)18第三階段：再由這些第三階段：再由這些 MSIMSI 慢慢的擴大成大型及慢慢的擴大成大型及 超大型積體電路超大型積體電路 LSI LSI、VLSI VLSI 等等 第四階段：隨著需求的快速變遷，除了晶片功能第四階段：隨著需求的快速變遷，除了晶片功能 的複雜化及多元化之外產品的研發週的複雜化及多元化之外

14、產品的研發週 期必須大幅的縮短以保持其競爭力。期必須大幅的縮短以保持其競爭力。因此早期因此早期(前面三個階段前面三個階段)數位電路的數位電路的 設計方式已經無法市場的需求，目前設計方式已經無法市場的需求，目前 數位控制電路上所要求的功能，大都數位控制電路上所要求的功能，大都 透過可程式化邏輯裝置透過可程式化邏輯裝置(Programmable (Programmable Logic Device)Logic Device)PLDPLD、可程式化邏輯陣、可程式化邏輯陣 列列(Filed Programmavle Gate Array)(Filed Programmavle Gate Array)F

15、PGAFPGA 、微控器、微控器(Micro Controller)(Micro Controller)、微處理器、微處理器 (Micro Processor)(Micro Processor)以及特殊應用晶片以及特殊應用晶片ASICASIC (Application Specific Integrated Circuit)(Application Specific Integrated Circuit)等等 晶片來規劃完成。晶片來規劃完成。19四、四、VHDL程式語言介紹20一完整的一完整的 VHDLVHDL 程式結構如下面所示：程式結構如下面所示：Library Library 宣告宣告U

16、SE USE 宣告宣告PACKAGE PACKAGE 宣告宣告Entity Entity 宣告宣告ConfigurationConfiguration宣告宣告ArchitectureArchitecture資料物件宣告區資料物件宣告區.BeginBegin DataFlow 描述描述 Behavior 描述描述 Structure 描述描述end21Architecture 之 三種結構敘述22電路架構的描述電路架構的描述 (Architecture Describe)(Architecture Describe)VHDLVHDL 架構的風格有三大類：架構的風格有三大類：第一類第一類：資料流描

17、述：資料流描述 (Data Flow Description)(Data Flow Description)所謂資料流描述就是利用訊號的指定所謂資料流描述就是利用訊號的指定Assignment Assignment 方式來描述電路內訊號資料的流動情形，而這些指定方式來描述電路內訊號資料的流動情形，而這些指定的方式於的方式於 VHDL VHDL 語言中可以區分成下列三種：語言中可以區分成下列三種：1 1、直接式的訊號設定、直接式的訊號設定 “=”=”2 2、條件式、條件式 conditional conditional 的訊號設定的訊號設定 “when else”when else”3 3、選擇

18、式、選擇式 Selected Selected 的訊號設定的訊號設定 “with select when”with select when”23第二類：第二類：行為描述行為描述(Behavior Description)(Behavior Description)，所謂行為模式，所謂行為模式是用是用 processprocess的敘述來描述一個硬體電路的行為模式的敘述來描述一個硬體電路的行為模式Behavior ModelBehavior Model 。而它與資料流描述的最大不同點。而它與資料流描述的最大不同點為，在為，在process process 的所描述的行為模式內皆為順序性的所描述的

19、行為模式內皆為順序性 SequentialSequential處理，而非資料流描述的共時性處理，意處理，而非資料流描述的共時性處理，意思是說於行為描述的風格，其程式的設計與一般思是說於行為描述的風格，其程式的設計與一般的高階語言十分相似。一般而言由的高階語言十分相似。一般而言由 process process 敘述所敘述所描述的行為模式之宣告，必須在架構描述的行為模式之宣告，必須在架構 Architecture Architecture 內進行，而其基本語法如下：內進行，而其基本語法如下：Label Label ：process (Sensitivity List )process (Sens

20、itivity List )Declaration area ;Declaration area ;begin begin Behavior statement ;Behavior statement ;end process Label ;end process Label ;24IF T HEN END IF IF T HEN END IF if then endif if then endif 為一個架構不完整的條件判斷指為一個架構不完整的條件判斷指令令(內部缺少了內部缺少了 ELSE ELSE 敘述敘述 )，其基本語法為：，其基本語法為：if if 條件條件 thenthen 敘述區敘

21、述區 ;end if ;end if ;例子：以例子：以 if then endif if then endif 指令設計一個負緣動作的指令設計一個負緣動作的 D D 型正反器：型正反器：其程式的架構其程式的架構 Architecture Architecture 部份為：部份為：if (CK event)and (CK=1 )thenif (CK event)and (CK=1 )then Q =D ;Q =D ;end if ;end if ;25IF T HEN ELSE END IF IF T HEN ELSE END IF if then else end if if then el

22、se end if 為一個架構完整的條件判斷指令為一個架構完整的條件判斷指令(內部缺少了內部缺少了 ELSE ELSE 敘述敘述 )，其基本語法為：，其基本語法為：if if 條件條件 thenthen 敘述區敘述區 T ;T ;else else 敘述區敘述區 F;F;end if ;end if ;例子：以例子：以 if then else end if if then else end if 指令設計一個比較器：指令設計一個比較器：其程式的架構其程式的架構 Architecture Architecture 部份為：部份為：if A=B thenif A=B then F =1 ;F =

23、1 ;then then F =0 ;F Signal_name 1Signal_name 1=Signal_name 1，Signal_name 2=Signal_name 2Signal_name 2=Signal_name 2，：Signal_name n=Signal_name nSignal_name n=Signal_name n，)；end Component;end Component;29 1 1、LABEL LABEL：元件的標籤。：元件的標籤。2 2、Component_nameComponent_name：所使用元件的名稱，須：所使用元件的名稱，須 與現成之元件名稱相同

24、。與現成之元件名稱相同。3、port map()port map()：括號內之敘述是用來描述被：括號內之敘述是用來描述被 叫用的現成元件內部接腳與實際電路內叫用的現成元件內部接腳與實際電路內 部元件接腳名稱，左邊為現成元件的接部元件接腳名稱，左邊為現成元件的接 腳名稱，右邊的為硬體電路的接腳名稱腳名稱，右邊的為硬體電路的接腳名稱 ，中間以，中間以“=”=”符號連接。符號連接。30 二、位置對應二、位置對應Mapping By positionMapping By position：Label1Label1：Component_name port map(Signal1Component_nam

25、e port map(Signal1，Signal2Signal2，Signal n)Signal n)；1 1、LABEL LABEL：元件的標籤。：元件的標籤。2 2、Component_nameComponent_name：所使用元件的名稱，須：所使用元件的名稱，須 與現成之元件名稱相同。與現成之元件名稱相同。3、port map()port map()：括號內之敘述是用來描述被：括號內之敘述是用來描述被 叫用的現成元件內部接腳與實際電路內叫用的現成元件內部接腳與實際電路內 部部portport接腳中間的連線對應關係，因為真接腳中間的連線對應關係，因為真 實對應，故需按接腳順序去連接。實

26、對應，故需按接腳順序去連接。31數位電路之發展數位電路之發展(二二)：1、SSI(Small Scale Integrated Circuit)整個數位電路的發展，從第一階段，整個數位電路的發展，從第一階段，利用電晶體、電阻、二極體利用電晶體、電阻、二極體等電等電 子元件設計成各式各樣的基本邏輯子元件設計成各式各樣的基本邏輯 閘，如閘，如NOT、AND、OR、NOR、等小型積體電路等小型積體電路SSI。321-1 SSI：(例如：例如：SN74XX系列、系列、SN54XX系列等系列等)說明：為利用基本邏輯閘說明：為利用基本邏輯閘 IC，例如，例如 SN7404、SN7408或者或者 SN743

27、2等最基本之組合邏等最基本之組合邏 輯元件，將這些元件組合而輯元件，將這些元件組合而 成所要求功能之數位電路成所要求功能之數位電路。其缺點為電路之連接線路非其缺點為電路之連接線路非 常複雜，得多數人為之却步。常複雜，得多數人為之却步。332、MSI(Medium Scale Integrated Circuit)第二階段再以這些基本邏輯閘配合第二階段再以這些基本邏輯閘配合 卡諾圖卡諾圖(Karnaugh-Map)的化簡，的化簡，設計出解碼器設計出解碼器 Decoder、解多工、解多工 器。器。(De-mulplexer)、移位暫、移位暫 存器存器(Shift Register)、以及計、以及計

28、 數器數器(counter)等中型積體電路，等中型積體電路，而且簡稱為而且簡稱為MSI。342-1 MSI：由：由SSI數位電路設計中可發現數位電路設計中可發現 ，所有之組合邏輯電路，其輸，所有之組合邏輯電路，其輸 出皆可由輸入之出皆可由輸入之 Minterm 項經由項經由 OR 而得到。而我們而得到。而我們 發現，解碼器之每一輸出恰發現，解碼器之每一輸出恰 為所有輸入之為所有輸入之Minterm項。項。換句話說，所有之組合邏輯換句話說，所有之組合邏輯 電路，皆可由一電路，皆可由一 解碼器解碼器 加上一加上一OR之邏輯閘得到，之邏輯閘得到，而解碼器為一而解碼器為一MSI。353、LSI(Lar

29、ge Scale Integrated Circuit)說明：說明：第三階段，再由這些第三階段，再由這些MSI慢慢擴大成慢慢擴大成 為大型及超大型積體電路，為大型及超大型積體電路，LSI及及VLSI等。隨著市場需求的等。隨著市場需求的 快速變遷，前面所提的三個階段已快速變遷，前面所提的三個階段已 無法滿足市場需求，於是乎有第四無法滿足市場需求，於是乎有第四 階段階段PLD之發展。之發展。363-1 LSI：經由：經由MSI的發現，我們可以很的發現，我們可以很 輕易的獲得所要之數位電路。輕易的獲得所要之數位電路。根據這一項結論，將之推展擴根據這一項結論，將之推展擴 大，於是成為現今之大，於是成為

30、現今之LSI甚至甚至 是是VLSI，更發展成為，更發展成為PLD元元 件，從件，從PROM、PLA、PAL、GAL、PEEL到到FPGA等元件，等元件，其動作速度、燒錄方式、次數其動作速度、燒錄方式、次數 皆有進步，不管材質如何改變，皆有進步，不管材質如何改變，其所使用原理大致上皆相同。其所使用原理大致上皆相同。374、PLD(Programmable Logic Device)說明：說明：目前於數位控制電路上所要求的功能，目前於數位控制電路上所要求的功能，大都透過可程式邏輯裝置大都透過可程式邏輯裝置PLD、可程、可程 式化邏輯閘陣列式化邏輯閘陣列FPGA、微控器、微控器MC、微處理器微處理器

31、MP以及特殊應用以及特殊應用IC，等晶，等晶 片來規劃完成。片來規劃完成。384-1 PLD：(PROMPROM、PLAPLA、PALPAL、FPGA)FPGA)PROM：可程式化唯讀記憶體：可程式化唯讀記憶體PROMPROM 為最早出現的為最早出現的 PLDPLD 元件，元件，其原理便是利用前用所敘述其原理便是利用前用所敘述 之結論，它是利用每個之結論，它是利用每個ROMROM 內部的解碼器電路內部的解碼器電路(由由NOTNOT 及及ANDAND構成解碼電路，故每構成解碼電路，故每 個個ANDAND閘的輸出分別為兩個閘的輸出分別為兩個 輸入的所有輸入的所有Minterm Minterm)，且

32、在，且在 後面加入一後面加入一可規劃可規劃OROR電路。電路。394-2 PLD：(PROMPROM、PLAPLA、PALPAL、FPGA)FPGA)PLA：可程式化邏輯陣列：可程式化邏輯陣列PLA (Programmable Logic Array)(Programmable Logic Array)的的內內 部結構與部結構與PROM相似，而相似，而 它們的最大不同為它們的最大不同為PLA的的 AND AND 項及項及 OR OR 項皆可以規劃項皆可以規劃 。當然我們亦可將其規劃成。當然我們亦可將其規劃成 任何兩個輸入的組合邏輯電任何兩個輸入的組合邏輯電 路，但其成本會比路，但其成本會比PR

33、OM 還要高。還要高。404-3 PLD：(PROMPROM、PLAPLA、PALPAL、FPGA)FPGA)PAL：可程式化陣列邏輯：可程式化陣列邏輯PLA (Programmable Array Logic)(Programmable Array Logic)的的內內 部結構與部結構與 PROM、PLA相相 似，而其不同點為似，而其不同點為PAL它它的的 AND AND 項可以規劃，但項可以規劃，但O R O R 項項 固定不能規劃。於固定不能規劃。於PAL中中可可 以發現到，製造成本為以發現到，製造成本為PLDPLD 中最低的一種，因此也是最中最低的一種，因此也是最 廣泛使用的一種。廣泛

34、使用的一種。414-4 PLD：(PROMPROM、PLAPLA、PALPAL、FPGA)FPGA)PEEL：電子方式可程式化可清除邏：電子方式可程式化可清除邏 輯陣列輯陣列PEEL(Programmable (Programmable Electrically Erasable Array Logic)Electrically Erasable Array Logic)的內部結構與的內部結構與PAL相似，基相似，基 本它也是一種本它也是一種AND AND 項與項與 OR OR 項的結構。其每一項的結構。其每一OROR輸出輸出端端 皆有一個巨集結構皆有一個巨集結構MACROMACRO CELL

35、 CELL 讓我們可用軟體規劃讓我們可用軟體規劃 方式選擇輸方式為何。方式選擇輸方式為何。42 場可規劃邏輯閘陣列場可規劃邏輯閘陣列FPGAFPGA (Field Programmable GateArray)(Field Programmable GateArray)隨著控制電路的功能日益隨著控制電路的功能日益複複 雜，單一個雜，單一個PEELPEEL的硬體結的硬體結 構早已無法勝任，故構早已無法勝任，故FPGAFPGA 的元件就立刻被發展出來，的元件就立刻被發展出來，所謂的所謂的可規劃邏輯閘陣列可規劃邏輯閘陣列 FPGA FPGA 就是在一個超大型就是在一個超大型ICIC 內配置了相當數是

36、的可程式內配置了相當數是的可程式434-5 PLD：(PROMPROM、PLAPLA、PALPAL、FPGA)FPGA)FPGA：化邏輯元件，這些元件我們：化邏輯元件，這些元件我們 簡稱為簡稱為CLB(Configurable Logic CLB(Configurable Logic Block)Block)，ICIC內這些內這些CLBCLB是經由是經由 可程式化的垂直通道及水平可程式化的垂直通道及水平 通道的連線所包圍。而通道的連線所包圍。而CLBCLB 為陣列方式排列，並在其四為陣列方式排列，並在其四 周製造了無數的輸入周製造了無數的輸入-輸出輸出 緩衝器緩衝器IOBIOB，以便和外部控，

37、以便和外部控 制電路連接。制電路連接。44導入篇導入篇第一章第一章-概論概論第二章第二章-CPLD實驗系統簡介實驗系統簡介第三章第三章-CPLD實驗系統硬體說明實驗系統硬體說明第四章第四章-CPLD實驗系統安裝與使用實驗系統安裝與使用第五章第五章-CPLD電路發展實例電路發展實例45第一章第一章-概論概論46a a、軟體之裝設：、軟體之裝設：可由書本所附之軟體安裝，並上網取得授可由書本所附之軟體安裝，並上網取得授 權碼權碼(或參閱書上或參閱書上P38-P45)P38-P45)。b b、硬體的瞭解：、硬體的瞭解：亦可參考書上之亦可參考書上之P7-P36P7-P36之介紹。之介紹。c c、語法之認

38、識，硬體描述語言、語法之認識，硬體描述語言(HDL)(HDL)：CPLDCPLD所用之語言有所用之語言有AHDLAHDL及及VHDLVHDL。進入進入CPLDCPLD之背景知識之背景知識47 AHDL AHDL基本架構：基本架構：SUBDESIGN _design_name (_input_name :INPUT ;_output_name:OUTPUT;)BEGIN logic describe;END;AHDL&VHDLAHDL&VHDL(文字編輯文字編輯)此段為SUBDESIGN敘述區此段為LOGIC敘述區48範例範例1 1：SUBDESIGN TEST1 (A,B :INPUT ;Y

39、:OUTPUT;)BEGIN%-代表 A 和 B 做及閘運算%Y=AB ;%符號所包含之內容為註解 END;49 實作篇實作篇1 1、解碼器的設計、解碼器的設計 2 2、四輸入多工器、四輸入多工器3 3、邏輯運算單元、邏輯運算單元LULU 4 4、算術運算單元、算術運算單元-全加器全加器5 5、四位元加法器、四位元加法器6 6、算術邏輯運算單元、算術邏輯運算單元7 7、BCDBCD對七段顯示器解碼器對七段顯示器解碼器8 8、正反器、正反器(Flip-Flop)(Flip-Flop)9 9、八位元資料栓鎖及解碼顯示電路、八位元資料栓鎖及解碼顯示電路1010、四位元二進位非同步計數器、四位元二進位

40、非同步計數器50GDF(GDF(繪圖法繪圖法)及及AHDL(AHDL(硬體描述語言法硬體描述語言法)51GDF(GDF(繪圖法繪圖法)52單元一單元一解碼器設計解碼器設計123123123123s1s0m0m1m2m353單元二單元二四輸入多工器設計四輸入多工器設計123123123123s1s0123123123123d0d1d2d3y54單元三單元三邏輯運算單元邏輯運算單元(LU)(LU)aa1b1a2a3b3y0y1y2y3123b255單元四單元四算術運算單元算術運算單元-全加器全加器123123123ciaby0y156單元五單元五cix0y0s0ciXYSC0 x1y1s1ciXY

41、SC0 x2y2s2ciXYSC0 x3y3s3ciXYSC0四位元全加器四位元全加器57A H D LA H D L(硬體描述語言硬體描述語言)58單元六單元六算術邏輯運算單元算術邏輯運算單元 SUBDESIGN Unit6 (a7.0,b7.0,s2.0 :INPUtT ;d :OUTPUT;)BEGIN CASE s IS WHEN 0=d=a+b;59 WHEN 1=d=a+b;WHEN 2=d=a+b;WHEN 3=d=a+b;WHEN 4=d=a+b;WHEN 5=d=a+b;WHEN 6=d=a+b;WHEN 7=d=a+b;WHEN OTHERS=d=a;END CASEEND

42、;60單元七單元七BCDBCD對七段顯示器解碼器對七段顯示器解碼器 SUBDESIGN Unit7 (i3.0 :INPUtT ;a,b,c,d,e,f,g :OUTPUT;)BEGIN%本次實習乃是利用查表法%61 TABLE i3.0 =a,b,c,d,e,f,g;H”0”=1,1,1,1,1,1,0;H”1”=1,1,1,1,1,1,0;H”2”=1,1,1,1,1,1,0;H”3”=1,1,1,1,1,1,0;H”4”=1,1,1,1,1,1,0;H”5”=1,1,1,1,1,1,0;H”6”=1,1,1,1,1,1,0;H”7”=1,1,1,1,1,1,0;H”8”=1,1,1,1,

43、1,1,0;H”9”=1,1,1,1,1,1,0;H”A”=1,1,1,1,1,1,0;H”B”=1,1,1,1,1,1,0;H”C”=1,1,1,1,1,1,0;H”D”=1,1,1,1,1,1,0;H”E”=1,1,1,1,1,1,0;H”F”=1,1,1,1,1,1,0;END TABLE;END;62單元八單元八正反器正反器 SUBDESIGN Unit8 (S,R,CLK,PRN,CLRN :INPUtT ;Q,/Q :OUTPUT;)VARIABLE ff :srff;BEGIN ff.s=;ff.r=;ff.clk=;ff.prn=;Q=ff.q;/Q=!ff.q;END;63單

44、元九單元九八位元資料栓鎖及解碼顯示電路八位元資料栓鎖及解碼顯示電路 FUNCTION 7segd(x3.0)RETURNS(s6.0);SUBDESIGN Unit9 (clk,load,d7.0 :INPUtT ;dpl6.0,dp26.0 :OUTPUT;)VARIABLEff7.0:DFFE;sd1,sd2:7segd;64%本次實習乃是利用函式呼叫本次實習乃是利用函式呼叫%BEGINff.clk =clk;ff.ena=load;ff.d =d;sd1.x =ff7.4.q;sd2.x =ff3.0.q;dp1 =sd1.s;dp2 =sd2.s;END;65單元十單元十四位元二進位非

45、同步計數器四位元二進位非同步計數器 FUNCTION 7segd(x3.0)RETURNS(s6.0);SUBDESIGN Unit10 (clk,en,rst :INPUtT ;dpl6.0,q4.1 :OUTPUT;)VARIABLEff4.1:TFF;sd1 :7segd;66%本次實習亦是利用函式呼叫本次實習亦是利用函式呼叫%BEGINq =ff.q;ff.t =en;ff.clrn=rst;ff1.clk =clk;ff2.clk =ff1.q;ff3.clk =ff2.q;ff4.clk =ff3.q;sd1.x =ff.q;dp1 =sd1.s;END;67THE END68學生作業格式CPLDCPLDMax+plusII數數 位位 邏邏 輯輯 設設 計計班級：班級：組別：組別：姓名：姓名：組員：組員：座號：座號：任課教師：任課教師：單單元元日日期期分分數數一二三四五六七八單元名稱單元名稱：(實際電路圖繪製實際電路圖繪製或硬體行為描述硬體行為描述)(實際電路圖繪製實際電路圖繪製或硬體行為描述硬體行為描述)電路電路(動作動作)說明：說明：心得心得(感想感想)：