基本单元电路精选课件.ppt

1、第4章 基本单元电路第4章 基本单元电路4.1 静态CMOS逻辑电路4.2 MOS传输门逻辑电路4.3 动态CMOS逻辑电路4.4 锁存器和触发器4.5 CMOS逻辑电路的功耗北京大学微电子学系 贾嵩 201924.1 静态CMOS逻辑电路以输出端为分界点，将多个NMOS和PMOS连接成具有一定串、并联关系的NMOS逻辑块和PMOS逻辑块。NMOS逻辑块的作用是把输出下拉到低电平，叫下拉网络(PDN);PMOS逻辑块的作用是把输出上拉到高电平，叫上拉网络(PUN)。在稳定的输出高电平或输出低电平状态，在稳定的输出高电平或输出低电平状态，PUN和和PDN不会同时形成导通通路。不会同时形成导通通路

2、。北京大学微电子学系 贾嵩 201934.1 静态CMOS逻辑电路4.1.1 静态CMOS逻辑门的结构特点4.1.2 静态CMOS逻辑门的分析方法4.1.3 静态CMOS逻辑门的设计4.1.4 用静态CMOS逻辑门实现组合逻辑北京大学微电子学系 贾嵩 201944.1.1 静态CMOS逻辑门的结构特点(1)两输入与非门结构特点NMOS管MN1和MN2串联在输出端与地之间。PMOS管MP1和MP2并联在 输出端与电源VDD之间。分析逻辑功能时，把MOS管看作理想开关。北京大学微电子学系 贾嵩 201954.1.1 静态CMOS逻辑门的结构特点(1)两输入与非门工作原理四种输入组合输输 入入输输

3、出出ABY001101011110北京大学微电子学系 贾嵩 201964.1.1 静态CMOS逻辑门的结构特点(2)两输入或非门结构特点结构和与非门对称NMOS管MN1和MN2并联PMOS管MP1和MP2串联北京大学微电子学系 贾嵩 201974.1.1 静态CMOS逻辑门的结构特点(2)两输入或非门工作原理四种输入组合输输 入入输输 出出ABY001101011000北京大学微电子学系 贾嵩 201984.1.1 静态CMOS逻辑门的结构特点(3)复杂逻辑门的构成NMOS下拉网络“串与并或”PMOS上拉网络“串或并与”不仅适用于MOS管的串并联，也适用于子电路模块的串并联。最终实现带“非”的

4、逻辑“与或非”(AND-OR-Inverter,AOI)、“或与非”(OAI)北京大学微电子学系 贾嵩 2019910ABCVDDYFFF=(BAC,)PMOSNMOS静态静态CMOS逻辑门的构成特点逻辑门的构成特点1）每个输入信号同时接一个）每个输入信号同时接一个 NMOS管和一个管和一个PMOS管管 的栅极的栅极,n输入逻辑门有输入逻辑门有 2n个管子。个管子。2）实现带）实现带“非非”的逻辑功能的逻辑功能 input:x1,x2,xn output:To be continued)n,.,(21XXXFY DCBADCBACYC3C2C1北京大学微电子学系 贾嵩 201911F1F2F=

5、F1F2F1F2+F=F1F2ABCF=A B CABCF=ABC+3)逻辑函数逻辑函数F(x1,x2,xn)决定于管子的决定于管子的 连接关系。连接关系。NMOS：串与并或串与并或 PMOS：串或并与串或并与4)静态静态CMOS逻辑门保持了逻辑门保持了CMOS反相器无比电路的反相器无比电路的优点。优点。DCBADCBACYC3C2C1北京大学微电子学系 贾嵩 20194.1.1 静态CMOS逻辑门的结构特点(3)复杂逻辑门例：实现下述逻辑()YAB CD北京大学微电子学系 贾嵩 2019124.1.1 静态CMOS逻辑门的结构特点(3)复杂逻辑门例：分析电路逻辑功能()()YABCD北京大学

6、微电子学系 贾嵩 2019134.1.1 静态CMOS逻辑门的结构特点结构特点：NMOS在下，PMOS在上；NMOS“串与并或”，PMOS“串或并与”，最终加“非”；每个输入同时接一个NMOS管和一个PMOS管的栅极，n个输入时，共有2n个MOS管；无静态电流，无比电路。北京大学微电子学系 贾嵩 20191415静态静态CMOS电路结构电路结构Y=(A+B)C+DAABBCCDDVDDn互补互补CMOS结构，上拉和下结构，上拉和下拉逻辑功能相同（避免短路和拉逻辑功能相同（避免短路和输出节点悬浮）输出节点悬浮）n大电容节点应该尽量靠近电大电容节点应该尽量靠近电源（减小输出节点电容）源（减小输出节

7、点电容）n逻辑变形减少逻辑表达式中逻辑变形减少逻辑表达式中变量的重复可以共享串并联器变量的重复可以共享串并联器件（减少器件数目和电容）件（减少器件数目和电容）北京大学微电子学系 贾嵩 201916 静态静态CMOS：实现不带：实现不带“非非”的逻辑的逻辑实现不带实现不带“非非”的逻辑功能需要用互补的逻辑功能需要用互补CMOS门加一个反相器，或者是两级互补门加一个反相器，或者是两级互补CMOS例如实现：例如实现：ABCY 方案一：方案一：ABCY 方案二：方案二：CBAY北京大学微电子学系 贾嵩 20194.1.2 静态CMOS逻辑门的分析方法(1)两输入与非门的直流特性假设VA=VB=Vin，

8、两个NMOS管的阈值电压相等。22DN,1N,1inTNinTNX22DN,2N,2inTNXinTNout22DNN,effinTNinTNout=(-)-(-)=(-)-(-)=(-)-(-)IKVVVVVIKVVVVVVIKVVVVV北京大学微电子学系 贾嵩 2019174.1.2 静态CMOS逻辑门的分析方法(1)两输入与非门的直流特性串联电路满足：IDN=IDN,1=IDN,2上面三式变形可得等效后：导电因子为KNeff，阈值电压为VTNN,effN,1N,2111=+KKK北京大学微电子学系 贾嵩 2019184.1.2 静态CMOS逻辑门的分析方法(1)两输入与非门的直流特性并联

9、的两个PMOS管情况类似。22DP,1P,1inTPDDinTPout22DP,2P,2inTPDDinTPout22DPP,effinTPDDinTPoutDPDP,1DP,2P,effP,1P,2=(-)-(-)=(-)-(-)=(-)-(-)=+=+IKVVVVVVIKVVVVVVIKVVVVVVIIIKKK北京大学微电子学系 贾嵩 2019194.1.2 静态CMOS逻辑门的分析方法(1)两输入与非门的直流特性等效反相器法其中，Kr=KN/KP是单个NMOS管和PMOS管导电因子之比。NPN,effP,effN,effTNDDTPP,effrTNDDTPitN,effrP,eff,22

10、()2()21KKKKKVVVKK VVVVKKK北京大学微电子学系 贾嵩 2019204.1.2 静态CMOS逻辑门的分析方法(1)两输入与非门的直流特性假设VB=VDD，VA变化。,2()12()2NN effP effPN effTNDDTPP effitN effP effrTNDDTPrKKKKKVVVKVKKK VVVK假设假设V VA A=V=VDDDD，V VB B变化变化，情况类似。情况类似。北京大学微电子学系 贾嵩 2019214.1.2 静态CMOS逻辑门的分析方法(1)两输入与非门的直流特性：噪声容限考虑最坏情况。VNLM决定于左侧Vit，VNHM决定于右侧Vit。输入

11、短接的与非门和相同参数的对称反相器相比，Vit0.5VDD，高电平噪声容限下降。VNLMVNHM北京大学微电子学系 贾嵩 2019224.1.2 静态CMOS逻辑门的分析方法(2)两输入与非门的瞬态特性等效反相器法最坏情况：上升时只有一个PMOS管充电，下降时所有串联的NMOS管放电。1,2PeffPNeffNKKKK220.11.921ln2()0.10.11.921ln2()0.1LTPDDDDTPrPeffDDTPDDDDTPLTPDDDDTPPDDTPDDDDTPCVVVVtKVVVVVCVVVVKVVVVV北京大学微电子学系 贾嵩 2019234.1.2 静态CMOS逻辑门的分析方法

12、(2)两输入与非门的瞬态特性下降时间是反相器的2倍(n n输入则增大输入则增大n n倍倍)。或非门的上升时间增大。负载电容：n为扇入系数，N为扇出系数。2,20.11.921ln2()0.10.11.9221ln2()0.1TNDDDDTNLfN effDDTNDDDDTNTNDDDDTNLNDDTNDDDDTNVVVVCtKVVVVVVVVVCKVVVVV1()NLDBNDBPNPioxiCCnCWWLC北京大学微电子学系 贾嵩 2019244.1.2 静态CMOS逻辑门的分析方法(2)两输入与非门的瞬态特性扇入/扇出系数的影响：扇入系数：负载电容、串联管子的等效导电因子扇出系数：负载电容北

13、京大学微电子学系 贾嵩 2019254.1.2 静态CMOS逻辑门的分析方法(3)复杂与或非门所有输入信号同步变化：并联的MOS管越多，等效导电因子越大；串联的MOS管越多，等效导电因子越小。1,11,111N effNDNCNANBPAPBP effPCPAPBPDKKKKKKKKKKKK北京大学微电子学系 贾嵩 2019264.1.2 静态CMOS逻辑门的分析方法(3)复杂与或非门输入信号不同步变化：由最左边和最右边的传输特性曲线决定电路的噪声容限。北京大学微电子学系 贾嵩 2019274.1.2 静态CMOS逻辑门的分析方法(3)复杂与或非门瞬态特性：上升时间考虑PUN中串联管子最多的通

14、路，下降时间考虑PDN中串联管子最多的通路。1,11,22,1111111 0.11.921ln2()0.10.11.91ln2()P effABDN effN effACBCLTPDDDDTPrPeffDDTPDDDDTPTNDDDLfN effDDTNDDTNKKKKKKKKKKCVVVVtKVVVVVVVVCtKVVVV，或 20.1DTNDDVV北京大学微电子学系 贾嵩 2019284.1.3 静态CMOS逻辑门的设计等效反相器方法：根据给定的工艺参数和电路性能的要求，计算出KN,eff和KP,eff(串联支路中每个MOS管的导电因子增大n倍)；根据电路结构确定每个MOS管的导电因子；

15、根据工艺条件确定MOS管的沟道长度和每个MOS管的沟道宽度。北京大学微电子学系 贾嵩 201929例题4.1-1设计一个电路实现 的功能，并要求在驱动10fF外部负载电容的情况下，输出上升和下降时间都不能大于40ps。针对0.13m工艺，已知:VTN=0.30V,VTP=-0.28V,n=220 cm2/V.s,p=76 cm2/V.s tOX=2.6E-09 m,VDD=1.2V。解：考虑到0.13m工艺的版图设计规则和工艺参数，对于一般宽长比（W/L）小于10的MOS管，其漏区pn结电容大约在1fF左右，为了简化计算，在外部负载电容较大的情况下，可以忽略输出节点的pn结电容。根据式（4.1

16、-20）的上升时间公式和给定的参数，可以求出使上升时间为40ps所要求的KP,eff,即北京大学微电子学系 贾嵩 201930解题：设计过程需要确定8个器件的沟道宽度和长度P,eff2-420.11.921ln2()0.1 =4.1 10(A/V)LTPDDDDTPrDDTPDDDDTPCVVVVKtVVVVV-42N,eff4.29 10(A/V)KY=(A+B)C+DAABBCCDDVDD北京大学微电子学系 贾嵩 201931解题要使最坏情况下上拉通路和下拉通路的等效导电因子满足上述要求，则有根据给出的栅氧化层厚度tox，可以得到42PAPBPDP,eff42PCPA312.27 10(A

17、/V)16.13 10(A/V)2KKKKKKY=(A+B)C+DAABBCCDDVDD-42NANBNCN,eff-42NDN,eff28.58 10(A/V)4.29 10(A/V)KKKKKK1472078.85 103.913.26 10(F/cm)2.6 10oxoxoxCt 北京大学微电子学系 贾嵩 201932解题又根据导电因子公式：取所有MOS管的沟道长度为0.13m，则可以求出电路中每个MOS管的沟道宽度：从这个例子可以看出，要使静态CMOS电路具有和CMOS反相器一样的性能（对比第三章例题），则要增大串联管的尺寸，n个管子串联则每个管子的宽度要增大n倍。PpoxNnoxPN

18、11,22WWKCKCLLPAPBPDPCNANBNCND3.2m,1.6m0.74m,0.37mWWWWWWWWY=(A+B)C+DAABBCCDDVDD北京大学微电子学系 贾嵩 2019334.1.4 用静态CMOS逻辑门实现组合逻辑(1)8输入“与”性能不好：KN一定时，下拉网络的等效导电因子下降；KN,eff一定时，每个NMOS管的沟道宽度增大；负载电容增大。Yabcdefg北京大学微电子学系 贾嵩 2019344.1.4 用静态CMOS逻辑门实现组合逻辑(1)8输入“与”4输入与非门比8输入与非门的性能好；2输入或非门比反相器的性能差。希望减小每个逻辑门的扇入系数，同时希望最后一级是

19、反相器。Yabcdefgh北京大学微电子学系 贾嵩 2019354.1.4 用静态CMOS逻辑门实现组合逻辑(1)8输入“与”综上分析，得到一个较好的电路结构。根据静态CMOS逻辑电路的构成规律，很容易画出对应的CMOS电路。Yabcd efgh北京大学微电子学系 贾嵩 2019364.1.4 用静态CMOS逻辑门实现组合逻辑(1)8输入“与”CL=2fF时的仿真结果扇入系数太大会使电路性能严重退化。一般来说，逻辑门的扇入系数不要超过3。北京大学微电子学系 贾嵩 2019374.1.4 用静态CMOS逻辑门实现组合逻辑(1)8输入“与”CL=20fF时的仿真结果当驱动较大的外部负载电容时，2输

20、入或非门的上升时间显著大于反相器的上升时间。第3种4级结构的每个逻辑门都很简单，总延迟时间比前两种2级结构小。北京大学微电子学系 贾嵩 2019384.1.4 用静态CMOS逻辑门实现组合逻辑一般逻辑电路的设计流程:1)根据真值表写出逻辑表达式;2)进行适当的逻辑变换和化简;3)确定电路的逻辑图和具体实现的电路;4)根据电路性能要求确定电路参数;5)完成电路的版图设计。北京大学微电子学系 贾嵩 2019394.1.4 用静态CMOS逻辑门实现组合逻辑(2)异或(同或)YABABABYABABA BABABY=AB+Y=AB+ABY 0 000 111 011 1ABY 0 000 111 01

21、 1100北京大学微电子学系 贾嵩 2019404.1.4 用静态CMOS逻辑门实现组合逻辑(2)异或(同或)变换成“与或非”的形式：需要12个MOS管(包括产生反码信号的反相器)。YABA BABA BYABA BABAB北京大学微电子学系 贾嵩 2019414.1.4 用静态CMOS逻辑门实现组合逻辑(2)异或(同或)用10个MOS管产生异或逻辑：BCABYABCABABABAABC C北京大学微电子学系 贾嵩 20194243用用AOI门实现异或、同或功能门实现异或、同或功能VDDAABBYAABBVDDAABBYAABB异或：异或：YAB+AB Y=A B同或：同或：Y=AB+AB Y

22、=A B北京大学微电子学系 贾嵩 201944多路器（MUX）：通过控制信号从多个数据来源中选择一个传送出去。2nm约束条件：如果对m个数据进行m选一 （3）多路选择器w 控制信号的位数应满足：4.1.4 用静态CMOS逻辑门实现组合逻辑北京大学微电子学系 贾嵩 201945SY0D01D1二选一多路器 真值表真值表多路器多路器10SDDSYVddD0D0D1D1SSSSY北京大学微电子学系 贾嵩 201946E Y0 高阻1 A二选一多路器 真值表真值表三态缓冲器三态缓冲器ZEAEYVddAAEEYVddD0D0D1D1SSSSY北京大学微电子学系 贾嵩 20194.1.4 用静态CMOS逻

23、辑门实现组合逻辑 四选一多路器多路器(MUX)：通过控制信号从多个数据来源中选择一个信号输出。必须保证每次选中且只选中一个数据。四个数据的选择信号：根据真值表，可以得到输出的 逻辑表达式：11021031041 0,Cs sCs sCs sCs ss1 s0Y0 0D00 1D11 0D21 1D31001 011021 03 Ys s Ds s Ds s Ds s D北京大学微电子学系 贾嵩 2019474.1.4 用静态CMOS逻辑门实现组合逻辑(3)四选一多路器为避免使用太复杂的与或非门，变换逻辑表达式：用了3个相同的二选一多路器；上拉通路和下拉通路最多都是2个管子串联。00011020

24、31()()Ys Ds Dss Ds Ds北京大学微电子学系 贾嵩 2019484.1.4 用静态CMOS逻辑门实现组合逻辑(4)全加器根据真值表得到逻辑表达式：PUN和PDN结构对称：输入信号反相时对应的输出信号也反相，而NMOS导通和PMOS导通需要的输入信号刚好反相，得到的输出也反相。A B CinS Co0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1O =inininininininininininSABCABCABCABCABAB CABAB CCABCABCABCABCABAB C北京大学微电子学系

25、贾嵩 20194950全加器：直接实现3输入异或门实现求和逻辑与或非门实现进位逻辑40个晶体管利用镜像结构减少串联PMOS数目CBASCABCABCo北京大学微电子学系 贾嵩 201951全加器逻辑对称性全加器逻辑对称性A B C S CO0 0 0 0 0 0 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 0 1 0 1 0 11 1 0 0 1 1 1 1 1 1CBASCABCABCo北京大学微电子学系 贾嵩 201952全加器：资源复用()SA B CCO ABC()COABAB Cw 确定逻辑结构确定逻辑结构CBASCABCABCo北京大学微电子学系 贾嵩 201

26、953资源复用全加器：直接实现资源复用全加器：直接实现28 Transistors，多个串联PMOSABBACiCiAXVDDVDDABCiBABVDDABCiCiABACiBCoVDDS()SA B CCO ABC()COABAB C北京大学微电子学系 贾嵩 201954镜像结构全加器（镜像结构全加器（mirror adder）VDDCiABBABAABVDDCiABCiCiBACiABBAVDDSCoPMOS网络进行逻辑变形，减少网络进行逻辑变形，减少串联器件数目串联器件数目()SA B CCO ABC()COABAB C北京大学微电子学系 贾嵩 20194.1.4 用静态CMOS逻辑门实

27、现组合逻辑(4)全加器利用资源复用减少了晶体管数目利用资源复用减少了晶体管数目利用逻辑变形减少串联利用逻辑变形减少串联PMOSPMOS数目数目 北京大学微电子学系 贾嵩 2019554.1.4 用静态CMOS逻辑门实现组合逻辑总结设计方法：根据功能表述(真值表)，写出输出信号的逻辑表达式；通过逻辑化简，得到尽可能简化的逻辑结构；根据逻辑表达式画出对应的逻辑图和电路图；根据NMOS“串与并或”、PMOS“串或并与”构造电路图，并进行化简；根据性能要求和工艺参数设计每个MOS管的宽长比。北京大学微电子学系 贾嵩 2019564.2 MOS传输门逻辑电路4.2.1 传输门的基本特性4.2.2 用传输

28、门实现组合逻辑4.2.3 传输门阵列逻辑北京大学微电子学系 贾嵩 20195758 MOS传输门结构传输门结构CLVcVoutVinCLVVVcinout NMOS传输门传输门 Pass Transistor 源、漏端不固定源、漏端不固定双向导通双向导通CMOS传输门传输门Transmission GateNMOS,PMOS并联并联源、漏端不固定源、漏端不固定栅极接相反信号栅极接相反信号两管同时导通或两管同时导通或截止截止CMOS反相器反相器NMOS,PMOS串联串联源端接固定电位、源端接固定电位、漏端输出漏端输出栅极接相同信号栅极接相同信号两管轮流导通或两管轮流导通或截止截止4.2.1 传输

29、门的基本特性MOS管有双向导通特性，可以传输高电平或低电平，这样使用的MOS管一般叫做传输管(Pass Transistor)或传输门(Transmission Gate，TG)。(1)传输门的传输特性以NMOS传输管为例，VC为控制信号。VC为低时，NMOS管截止，将输入端和输出端隔开；VC为高时，NMOS管导通，对输出端的负载电容充电或放电。北京大学微电子学系 贾嵩 20195960NMOS传输门传输高电平特性传输门传输高电平特性CLVcVoutVin源端源端(G)(D)(s)Hints:VD=VG,器件始器件始终处于饱和区终处于饱和区,直到截止直到截止Vin=VDD,Vc=VDD4.2.

30、1 传输门的基本特性(1)传输门的传输特性NMOS传输高电平：假设Vin=VDD，VC=VDD，Vout(0)=0V，NMOS始终饱和，当Vout=VDDVTN时，NMOS截止，传输高电平结束阈值损失。减小阈值损失的方法：减小阈值电压或提高控制信号的电平。2DNNDDTNOUTIKVVV源漏北京大学微电子学系 贾嵩 20196162NMOS传输高电平2)(outTNDDNDNVVVKIn输出电压：有阈值损失输出电压：有阈值损失n工作在饱和区，但是电流不恒定工作在饱和区，但是电流不恒定n衬偏效应衬偏效应n增加阈值损失增加阈值损失n减小电流减小电流n低效传输高电平低效传输高电平(电平质量差，充电电

31、流小电平质量差，充电电流小)22(0foutfTNTNVVVCLVcVoutVinVin=VDD,Vc=VDD，VoutVDDVth4.2.1 传输门的基本特性(1)传输门的传输特性NMOS传输低电平：假设Vin=0，VC=VDD，Vout(0)=VDD，NMOS先饱和，后线性，Vout=Vin=0时，流过NMOS的电流才变为零，无阈值损失。可以推断：PMOS传输高电平时无阈值损失，传输低电平时有阈值损失。源漏22NcTNcTNoutDNinIKVVVVVV北京大学微电子学系 贾嵩 20196364NMOS传输门传输低电平特性传输门传输低电平特性CLVcVoutVin漏端漏端(G)(s)(D)

32、Hints:器件先处于饱和区，器件先处于饱和区，后处于线性区后处于线性区（类似于（类似于CMOS反相器中反相器中 的的NMOS管）管）Vin=0,Vc=VDD65NMOS传输低电平21)(TNDDNDNVVKIn输出电压：没有阈值损失输出电压：没有阈值损失n先工作在饱和区，后进入线形区先工作在饱和区，后进入线形区n没有衬偏效应没有衬偏效应n高效传输低电平高效传输低电平（电平质量好，充电电流大）（电平质量好，充电电流大）CLVcVoutVinVin=0,Vc=VDD，Vout0outTNDDNDNVVVKI)(2266NMOS传输门等效电阻CLVcVoutVin4VT3VT2VTVTVDSID9

33、I04I0I0VGS=4VTVGS=3VTVGS=2VTVDD=4VTn估算估算NMOS传输门等传输门等效电阻效电阻n传输低电平（深颜色传输低电平（深颜色点），传输高电平点），传输高电平（浅颜色点）（浅颜色点）n分别求出平均电阻分别求出平均电阻n传输高电平等效电阻传输高电平等效电阻约为低电平约为低电平23倍倍67NMOS传输高电平和低电平n由于工作状态不同，以及衬偏效应的影响nNMOS传输高电平过程的等效电阻近似为传输低电平时的2-3倍CLVcVoutVin68 PMOS传输门传输特性传输门传输特性CLVcVoutVin漏端漏端(G)(s)(D)传输传输高高电平情况电平情况传输传输低低电平情况

34、电平情况器件先处于饱和区，器件先处于饱和区，后处于线性区后处于线性区器件始终处于饱和区器件始终处于饱和区,直到截止直到截止69NMOS/PMOS传输门：传输门：RC延迟延迟沿用反相器部分的分析模型，沿用反相器部分的分析模型，宽度为宽度为W W的的PMOSPMOS导电因子为导电因子为K K，等效电阻为等效电阻为R0R0，漏电容为，漏电容为C0C0，并有迁移率并有迁移率2 2倍近似倍近似如果负载电容只有传输管的漏如果负载电容只有传输管的漏电容，则宽度为电容，则宽度为W W的的NMOSNMOS的的传输传输延迟延迟：0021CRtpHLCLVcVoutVin00CRtpLH70传输管（传输管（NMOS

35、/PMOS传输门）传输门）结构简单结构简单有阈值损失有阈值损失NMOSNMOS高效传输低电平，低效传输高高效传输低电平，低效传输高电平电平PMOSPMOS载流子迁移率小，载流子迁移率小，NMOSNMOS传输门传输门应用更多应用更多CLVcVoutVinCLVVVcinout4.2.1 传输门的基本特性(1)传输门的传输特性CMOS传输门：利用了NMOS管和PMOS管的各自优势，实现了无损失的电平传输。需要一对互补的控制信号。VC=VDD时，NMOS和PMOS都导通，CMOS传输门导通；VC=0时，NMOS和PMOS都截止，CMOS传输门关断。北京大学微电子学系 贾嵩 2019714.2.1 传

36、输门的基本特性(1)传输门的传输特性CMOS传输门传输低电平：VoutVDDVDDVTNVTP0NMOS饱和线性线性PMOS饱和饱和截止北京大学微电子学系 贾嵩 2019724.2.1 传输门的基本特性(1)传输门的传输特性CMOS传输门传输高电平：Vout0VTPVDDVTNVDDNMOS饱和饱和截止PMOS饱和线性线性北京大学微电子学系 贾嵩 20197374CMOS传输门导通电流传输门导通电流4VT3VT2VTVTVDSID9I04I0I0VGS=4VTVGS=3VTVGS=2VTVDD=4VTn假设假设CMOS传输门的器件传输门的器件阈值电压和导电因子均相阈值电压和导电因子均相等，并忽

37、略衬偏等，并忽略衬偏n高效传输（深颜色点），高效传输（深颜色点），低效传输（浅颜色点）低效传输（浅颜色点）n二者之和为二者之和为CMOS传输门传输门导通电流导通电流n电流随电流随Vds近似线性变化近似线性变化CLVVCoutVin 75CMOS传输门：RC延迟利用高效电阻为低效电阻一半的结论利用高效电阻为低效电阻一半的结论对称设计对称设计：KnKnKpKp2K2K，WpWp2Wn2Wn2W2W，RnRnRpRpR0/2R0/2如果负载电容只有传输管的漏电容，则传输延如果负载电容只有传输管的漏电容，则传输延迟：迟：相同尺寸相同尺寸：WpWpWnWnW W，KnKn2Kp2Kp2K2K，RnRnR

38、p/2Rp/2R0/2R0/2，则传输延迟：，则传输延迟：CMOSCMOS传输门传输门NPNP器件宽度相同为最优器件宽度相同为最优00CRttpLHpHL00CRtpLHCLVVCoutVin 008.0CRtpHL76NMOS传输高电平：阈值损失VDDInOutx0.5m/0.25m0.5m/0.25m1.5m/0.25m00.511.520.01.02.03.0Time nsVoltage VxOutIn77NMOS传输门A=2.5 VBC=2.5 VCLA=2.5 VC=2.5 VBM2M1Mnn阈值损失降低了噪声容限，并引起静态短路功耗阈值损失降低了噪声容限，并引起静态短路功耗n可以采

39、用可以采用CMOS传输门，但是结构复杂传输门，但是结构复杂VB does not pull up to 2.5V,but 2.5V-VTN78NMOS 传输门:电平恢复器件M2M1MnMrOutABVDDVDDLevel RestorerX 优点：全摆幅缺点：Restorer adds capacitance,takes away pull down current at X缺点：Ratio problem79Restorer Sizing01002003004005000.01.02.0W/Lr=1.0/0.25 W/Lr=1.25/0.25 W/Lr=1.50/0.25 W/Lr=1.75

40、/0.25 Voltage VTime ps3.0电平恢复作用的电平恢复作用的PMOS器件器件Mr的宽长比不能太大，否则的宽长比不能太大，否则电路无法工作电路无法工作Mr一般取最小尺寸一般取最小尺寸LL，这样引入漏区电容最小，这样引入漏区电容最小如果前级如果前级NMOS传输门串联级数较多，传输门串联级数较多，Mr甚至可以取为甚至可以取为倒比例（倒比例（W/LC11()outDDDDTNLCVVVVC电荷分享过程中的节点电平变化电荷分享过程中的节点电平变化VABDDM1M2CC1LMMPNVoutLDDLDDLffLDDLCCVCCVCVVCCVC/1)(1114.3.1 预充-求值的动态CMO

41、S电路(3)预充-求值动态电路的级联富NMOS与富NMOS(或富PMOS与富PMOS)电路之间不能直接级联！假设A=B=1，C=0，应得 V1=0，V2=VDD。但预充时M3导通，求值初期不能及时关闭，使得V2电平有所下降。北京大学微电子学系 贾嵩 20191054.3.1 预充-求值的动态CMOS电路(3)预充-求值动态电路的级联解决方法：富NMOS富PMOS交替级联(需要反相时钟)多米诺电路北京大学微电子学系 贾嵩 2019106107问题3：电荷泄漏CLClkClkOutAMpMeLeakage sourcesCLKVOutPrechargeEvaluate108Solution to

42、Charge Leakage同传输门中电平恢复器件类似同传输门中电平恢复器件类似也有助于解决电荷分享问题也有助于解决电荷分享问题KeeperCLClkClkMeMpABOutMkp4.3.2 多米诺CMOS电路(1)多米诺CMOS电路的结构特点富NMOS(或富PMOS)电路的输出连接一个静态反相器构成多米诺电路。输出信号经过反相器，预充时不会引起下级NMOS导通。北京大学微电子学系 贾嵩 2019109110Domino LogicIn1In2PDNIn3MeMpOut1In4PDNIn5MeMpOut2Mkp1 11 00 00 1111Why Domino?IniPDNInjIniInjP

43、DNIniPDNInjIniPDNInjLike falling dominos!112级连电路中，各级信号会通过一级级的连锁级连电路中，各级信号会通过一级级的连锁反应传递电平。好象多米诺骨牌。反应传递电平。好象多米诺骨牌。4.3.2 多米诺CMOS电路(1)多米诺CMOS电路的结构特点工作过程：假设求值阶段A=B=C=D=E=1，各级电路的动态节点电压依次下降，输出电压依次上升。北京大学微电子学系 贾嵩 20191134.3.2 多米诺CMOS电路(1)多米诺CMOS电路的结构特点反馈管Mf：避免泄漏电流引起动态节点高电平下降输出为低时打开，补充动态节点电荷；加速预充。额外的预充管MP2：避

44、免电荷分享问题预充时将中间节点充电至高电平。北京大学微电子学系 贾嵩 2019114115NMOSVDDVout逻辑块V1MMfPMNCL解决方法：解决方法：加反馈管加反馈管电荷泄漏问题电荷泄漏问题116VVDDoutMMMP1P2P3CC12C3解决方法：解决方法：加预充电管加预充电管电荷分享问题电荷分享问题4.3.2 多米诺CMOS电路(2)多输出多米诺电路(MODL)可以将子逻辑块的结果经过反相器输出；每个子功能块的输出节点都必须连接预充管。1()YA BCDYBC问题：B=C=0，A=D=1时，y1通过MA、MD放电。无风险的多输出多米诺电路的子功能块之间应为“与”关系。北京大学微电子

45、学系 贾嵩 2019117118Ci=Gi+PiCi-1 适宜实现有嵌套的函数适宜实现有嵌套的函数多输出多米诺电路实现多输出多米诺电路实现4位进位链位进位链VDDC0PPP123P4GGG123G4CCCC43214.4 锁存器和触发器4.4.1 双稳态电路和RS锁存器4.4.2 D锁存器和D触发器4.4.3 其它功能的时序逻辑单元4.4.4 动态时序逻辑单元4.4.5 多位时序逻辑电路北京大学微电子学系 贾嵩 2019119120时序逻辑电路时序逻辑电路的输出不仅与当前的输入变量有关，还与系统原来的状态有关，必须有存储部件用来记忆电路前一时刻的工作状态 输出方程 状态方程1()(),()Y

46、nfX n Z n2(1)(),()Z nfX n Z n121时序特性clockInOutdatastableoutputstableoutputstabletimetimetimeclockDQInOuttsutholdtc-q122System Timing ConstraintsCombinationalLogicclockOutputsStateRegistersNextStateCurrentStateInputsT tc-q+tplogic+tsuT(clock period)123例题模块最大延迟时间(ps)Adder600Result Mux60Early Bypass Mu

47、x100Middle Bypass Mux80Late Bypass Mux752mm wire100nItanium处理器的算术逻辑单元的结构图,如果触发器的建立时间为65ps,clk到输出Q的延迟时间为50ps,而其他组合逻辑的延迟时间如表1中所示,则请计算该ALU可以正确工作的最小时钟周期是多少?4.4.1 双稳态电路和RS锁存器双稳态电路由两个交叉耦合的反相器构成，两个节点电压(V1，V2)分别有逻辑1和0两个稳定的状态。二者的电压传输特性曲线完全相同，在同一个坐标系内有三个交点。C为亚稳态，有很大的电压增益，从而进入A或者B这两个稳定状态之一。北京大学微电子学系 贾嵩 2019124

48、4.4.1 双稳态电路和RS锁存器将双稳态电路中的反相器换成或非门，则构成RS锁存器。R为复位(reset)端，S为置位(set)端，Q和 为正码和反码输出端。根据真值表可写出逻辑表达式：SRQ工作状态00Q保持0101复位1010置位1100禁止QQQQRSQQSRQ北京大学微电子学系 贾嵩 20191254.4.1 双稳态电路和RS锁存器当R和S均为高电平时，两个或非门的输出端均为低电平。此后一旦R和S均为低电平，即锁存器进入保持状态，则等价的双稳态电路将进入到其两个稳定状态之一。但是这个过程由外界干扰等无法控制的因素决定，因此Q和 的状态无法确定。Q北京大学微电子学系 贾嵩 201912

49、64.4.1 双稳态电路和RS锁存器时钟同步RS锁存器clk低电平期间，锁存器处于保持状态；clk高电平期间，RS信号输入到或非门，锁存器可以被置位和复位。北京大学微电子学系 贾嵩 20191274.4.2 D锁存器和D触发器D锁存器：只用一个输入信号控制锁存器的输出时钟高电平期间，输出端Q随着输入端D变化；时钟低电平期间，保持高电平期间的电路状态。“空翻”问题DRS北京大学微电子学系 贾嵩 20191284.4.2 D锁存器和D触发器基于传输门的D锁存器clk高电平期间，上面的TG导通，下面的TG断开，输入信号D被传送到输出端；clk低电平期间，上面的TG端口，下面的TG导通，双稳态电路保持

50、电路状态。北京大学微电子学系 贾嵩 20191294.4.2 D锁存器和D触发器主从结构的D触发器：避免“空翻”问题主锁存器：时钟低电平期间透明；从锁存器：时钟高电平期间透明。二者的控制时钟反相。在时钟的上升沿采样数据，并在整个时钟周期内保持数据。北京大学微电子学系 贾嵩 20191304.4.2 D锁存器和D触发器触发器：时钟沿敏感锁存器：时钟电平敏感建立时间ts保持时间th延迟时间tp：经过TG3和反相器到输出端Q的延迟北京大学微电子学系 贾嵩 2019131132D触发器 主-从D触发器 数据建立时间 sp(inv)p TG2ttt133D触发器QDclkQMI1I2I3I4I5I6T2