电子技术第7章课件.pptx
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1、时序逻辑电路第七章本章导读自然界中的物质,按导电能力的不同,可分为导体和绝缘体。人们又发现还有一类物质,它们的导电能力介于导体和绝缘体之间,那就是半导体。电子技术是利用半导体器件完成对电信号处理的技术,它包括模拟电子技术和数字电子技术两大部分。当被处理的电信号在时间和数值上都是连续变化的信号时,我们称为模拟信号;处理模拟信号的电子电路称为模拟电路。当被处理的电信号为不连续变化、只有在其高低电平中包含有信号时,我们称电路为数字信号;处理数字信号的电子电路称为数字电路。组成模拟电路和数字电路的最基本的器件都是二极管、三极管和场效应管等半导体器件。时序逻辑电路RS触发器及芯片7.1防止“空翻”的触发
2、器及芯片7.2二进制计数器及芯片7.3十进制计数器7.4第七章集成计数器及其功能扩展7.5寄存器和移位寄存器及芯片7.6工程应用(抢答器)7.7RS触发器及芯片7.17.1.1基本RS触发器基本RS触发器,如图(a)所示,是由两个与非门交叉直接耦合组成的,使与非门的两个输山端 有稳定的输出信号“1”和“0”,或“0”和“1”,且在两个输入端 上输入信号,可以很方便地将触发器输出端的信号置成“1”或“0”。图(b)是它的逻辑符号。基本RS触发器电路组成1在数字电路中,用触发器输出端Q的状态来定义触发器的状态。当触发器的输出端Q为高电平信号“1”时,称触发器的状态为“1”,当触发器的输出端Q为低电
3、平信号“0”时,称触发器的状态为“0”。RS触发器及芯片7.17.1.1基本RS触发器规定其约束方程:电路组成1综合上述分析,基本RS触发器的逻辑功能可由表描述。RS触发器及芯片7.17.1.1基本RS触发器例7-1 基本RS触发器如基本RS触发器图所示。试根据下图中给定的输入信号波形对应画出输出Q和 的波形。解:根据上表,基本RS触发器输出端的波形如下图中Q和 所示。图中虚线部分表示Q和 状态无法确定。电路组成例7-1输入/输出波形图Q1RS触发器及芯片7.17.1.2同步RS触发器在基本RS触发器前面增加一级输入控制门电路,即可组成同步RS触发器,如图所示。电路组成1同步RS触发器RS触发
4、器及芯片7.17.1.2同步RS触发器R和S应满足约束方程:逻辑功能2RS触发器及芯片7.17.1.2同步RS触发器例7-2 同步RS触发器的波形如图所示,设初始状态为逻辑0,试画出相应的输出Q波形。逻辑功能2例7-2输入波形图例7-2输入输出波形图解:CP=0时,触发器保持原态不变;CP=1时,触发器按照同步RS触发器的功能表的功能改变状态。RS触发器及芯片7.17.1.2同步RS触发器在同步RS触发器的使用过程中,触发器虽然能按一定的时间节拍进行翻转动作,但它在CP为1期间,输入条件的变化会导致输出状态的变化,即如果在CP=1时,输入条件R、S发生跳变,将会使触发器发生一次以上的翻转,也就
5、是所谓的“空翻”现象。“空翻”会造成节拍混乱和系统工作不稳定。这就要求同步RS触发器在CP脉冲触发期间的输入信号严格保持不变。同步RS触发器的空翻问题3防止“空翻”的触发器及芯片7.27.2.1主从型JK触发器主从型JK触发器逻辑图如图(a)所示,逻辑符号如图(b)所示。主从JK触发器是由两个同步RS触发器串联组成的,其中与非门 、组成主触发器,与非门 、组成从触发器。且两个同步RS触发器CP脉冲的相位正好相反。从触发器的输出Q和 分别接回至主触发器接收门的输入端。电路组成及逻辑符号15G6G7G8G1G2G3G4GQ主从型JK触发器防止“空翻”的触发器及芯片7.27.2.1主从型JK触发器根
6、据主从JK触发器的次态真值表可得特性方程:逻辑功能2主从JK触发器的功能是:防止“空翻”的触发器及芯片7.27.2.1主从型JK触发器例7-3 主从JK触发器的时钟脉冲CP和J、K信号的波形如图所示,画出输出端波形。设触发器初始状态为0。解:根据主从JK触发器的功能表,可画出Q、端的波形,如图所示。逻辑功能2Q例7-3的波形图防止“空翻”的触发器及芯片7.27.2.2边沿触发器(1)电路组成及逻辑符号由六个与非门构成的维持阻塞结构正边沿D触发器如图所示。、构成基本RS触发器、构成维持阻塞电路,D是输入端。和 分别称为直接置“0”端和直接置“1”端,低电平有效。在不做直接置“0”和直接置“1”操
7、作时,和 保持高电平。维持阻塞结构正边沿D触发器1维持阻塞结构正边沿D触发1G2G3G6GDRDS防止“空翻”的触发器及芯片7.27.2.2边沿触发器特性方程:维持阻塞结构正边沿D触发器1例7-4波形图例7-4 维持阻塞D触发器 ,根据给定的CP和D的波形,设初态为1,画出Q的波形。解:根据维持阻塞D触发器的功能表(维持阻塞正边沿D触发器功能表)可画出Q的波形如图。注意:当 D 端信号和 CP 作用沿同时跳变时,触发器存入的是 D 跳变前的状态。防止“空翻”的触发器及芯片7.27.2.2边沿触发器负边沿JK触发器2负边沿JK触发器(1)电路组成及逻辑符号图(a)给出了负边沿JK触发器的逻辑图,
8、它由两部分组成:、组成的与或非门和 、组成的与或非门共同构成RS触发器;、是引导门。时钟脉冲一路送给 、,另一路送给 、。值得注意的是CP脉冲是经过 、延时,所以送到 、的时间比到达 、的时间晚一个与非门的延时时间,这就保证了触发器的翻转对准的是CP的负边沿。1G2G3G4G5G6G7G8G7G8G2G6G7G8G3G5G2G6G防止“空翻”的触发器及芯片7.27.2.2边沿触发器负边沿JK触发器2例7-5波形图例7-5 负边沿JK触发器,给定CP、J、K的波形如下图,试画出相应的输出 Q 和 输出波形。设初始状态为0。解:根据对负边沿JK触发器逻辑功能的分析画出波形如图。Q防止“空翻”的触发
9、器及芯片7.27.2.2边沿触发器T触发器3T触发器如果将JK触发器的J、K端连接在一起,并将输入端命名为T,就得到T触发器。如图(a),图(b)是它的逻辑符号。防止“空翻”的触发器及芯片7.27.2.2边沿触发器T触发器3T触发器具有保持和翻转功能。功能表见表。二进制计数器及芯片7.37.3.1三极管的结构1晶体三极管的基本结构图是3位异步二进制加法计数器原理图,它由3个下降沿JK 触发器作3位计数单元。J=K=1,每来一个CP脉冲的下降沿时触发器就翻转一次;低位触发器的输出作为高位触发器的 CP 脉冲,这种连接称为异步工作方式。工作波形如图。3位异步二进制加法计数器原理图工作波形二进制计数
10、器及芯片7.37.3.1三极管的结构2异步二进制减法计数器图(a)是4位异步二进制减法计数器的原理图,图(b)是该计数器的工作波形图,为清零端。清零后,在第一个CP脉冲作用后,各触发器输出翻转为1111,这是一个“置位”动作,以后每来一个CP脉冲计数器就减1,直到0000为止,符合二进制减法计数的规律。4位异步二进制减法计数器DR二进制计数器及芯片7.37.3.1三极管的结构3计数器逻辑功能的分析与表示方法对于时序逻辑电路,如何分析它们的工作原理,描述它们的逻辑功能呢?对于时序逻辑电路的分析一般按照以下步骤进行:(1)写出电路的驱动方程和输出方程。(如果是异步时序电路则还要列出CP方程)(2)
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