时序逻辑电路数字电子技术基础课件.ppt

1、第第6 6章章 时序逻辑电路时序逻辑电路 6.1 6.1 概述概述6.2 6.2 时序逻辑电路的分析方法时序逻辑电路的分析方法6.3 6.3 若干常用的时序逻辑电路若干常用的时序逻辑电路6.4 6.4 时序逻辑电路的设计方法时序逻辑电路的设计方法6.5 6.5 时序逻辑电路的竞争冒险时序逻辑电路的竞争冒险第六章第六章 时序逻辑电路时序逻辑电路第第6 6章章 时序逻辑电路时序逻辑电路 6.1 概述概述 一、一、时序逻辑电路的定义时序逻辑电路的定义 逻辑电路分为两类：一类是逻辑电路分为两类：一类是组合逻辑组合逻辑电路，电路，另一类是另一类是时序逻辑时序逻辑电路。在组合逻辑电路中，任电路。在组合逻辑

2、电路中，任一时刻的输出仅与该时刻输入变量的取值有关，一时刻的输出仅与该时刻输入变量的取值有关，而与输入变量的历史情况无关；在时序逻辑电路而与输入变量的历史情况无关；在时序逻辑电路中，任一时刻的输出不仅与该时刻输入变量的取中，任一时刻的输出不仅与该时刻输入变量的取值有关，而且与电路的原值有关，而且与电路的原状态，即与过去的输入状态，即与过去的输入情况有关。情况有关。第第6 6章章 时序逻辑电路时序逻辑电路 一、时序逻辑电路的特点一、时序逻辑电路的特点1. 功能上：功能上：任一时刻的输出不仅取决于该时刻的输入，任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关还与电路原来的状态有关。2.

3、 电路结构上电路结构上包含存储电路和组合电路；包含存储电路和组合电路；存储器状态和输入变量共同决存储器状态和输入变量共同决定输出。定输出。例：串行加法器，两个多位数从低位到高位逐位相加。例：串行加法器，两个多位数从低位到高位逐位相加。第第6 6章章 时序逻辑电路时序逻辑电路 二、时序电路的一般结构形式与功能描述方法二、时序电路的一般结构形式与功能描述方法时序电路的一般结构形式如下：时序电路的一般结构形式如下：第第6 6章章 时序逻辑电路时序逻辑电路 三、时序电路的分类三、时序电路的分类1. 同步时序电路与异步时序电路同步时序电路与异步时序电路同步：同步：存储电路中所有触发器的时钟使用统一的存储

4、电路中所有触发器的时钟使用统一的clk,状态变化发生在同一时刻。状态变化发生在同一时刻。异步：异步：没有统一的没有统一的clk,触发器状态的变化有先有后。触发器状态的变化有先有后。2. Mealy型和型和Moore型型Mealy型：型： Moore型：型： 仅取决于电路状态有关、与);();,(QFYQXQXFY时序电路在工作时是在电路的有限个状态间按一定规律转换时序电路在工作时是在电路的有限个状态间按一定规律转换的，又将时序电路称为状态机（的，又将时序电路称为状态机（SM）或算法状态机（）或算法状态机（ASM）。）。第第6 6章章 时序逻辑电路时序逻辑电路 6.2 时序电路的分析方法时序电路

5、的分析方法6.2.1 同步时序电路的分析方法同步时序电路的分析方法分析：找出给定时序电路的逻辑功能分析：找出给定时序电路的逻辑功能,即找出在输入即找出在输入和和CLK作用下，电路的次态和输出。作用下，电路的次态和输出。一般步骤：一般步骤：从给定电路写出存储电路中每个触发器的驱动方程从给定电路写出存储电路中每个触发器的驱动方程（输入的逻辑式），得到整个电路的（输入的逻辑式），得到整个电路的驱动方程。驱动方程。将驱动方程代入触发器的特性方程，得到将驱动方程代入触发器的特性方程，得到状态方程。状态方程。从给定电路写出从给定电路写出输出方程。输出方程。第第6 6章章 时序逻辑电路时序逻辑电路 一、状态

6、转换表：一、状态转换表：6.2.2 时序电路的状态转换表、状态转换图、状态机时序电路的状态转换表、状态转换图、状态机流程图和时序图流程图和时序图 若将任何一组输入变量及电路初态的取值代入状态若将任何一组输入变量及电路初态的取值代入状态方程和输出方程，即可算出电路的次态和现态下的取值；方程和输出方程，即可算出电路的次态和现态下的取值；以得到的次态作为新的初态，和这时的输入变量取值一以得到的次态作为新的初态，和这时的输入变量取值一起再代入状态方程和输出方程进行计算，又得到一组新起再代入状态方程和输出方程进行计算，又得到一组新的次态和输出值。如此继续，将全部计算结果列成真值的次态和输出值。如此继续，

7、将全部计算结果列成真值表的形式，就得到了状态转换表。表的形式，就得到了状态转换表。例：列电路的例：列电路的状态装换表。状态装换表。第第6 6章章 时序逻辑电路时序逻辑电路 二、状态转换图二、状态转换图 状态转换图状态转换图是用图形方式来描述触发器的状态是用图形方式来描述触发器的状态转移规律。转移规律。 图中两个图中两个圆圈圆圈分别表示触发器的两个分别表示触发器的两个稳稳定状态定状态，箭头箭头表示在输入信号作用下状态转移的表示在输入信号作用下状态转移的方方向向，箭头旁的标注表示转移条件。箭头旁的标注表示转移条件。 第第6 6章章 时序逻辑电路时序逻辑电路 三、状态机流程图（三、状态机流程图（St

8、ate Machine Chart） 时序电路逻辑功能的另一种描述形式称为状时序电路逻辑功能的另一种描述形式称为状态机流程图，简称态机流程图，简称SM图，也有叫图，也有叫ASM图的图的。 SM图类似于计算机程序流程图，表示在一系图类似于计算机程序流程图，表示在一系列时钟脉冲作用下时序电路状态转换以及每个状列时钟脉冲作用下时序电路状态转换以及每个状态下的输入输出。因此，可以理解为它是状态转态下的输入输出。因此，可以理解为它是状态转换图按时钟信号展开的一种形式，能够更直观地换图按时钟信号展开的一种形式，能够更直观地表示时序电路的运行过程。表示时序电路的运行过程。 SM图中的图形符号：状态框、判断框

9、和条件图中的图形符号：状态框、判断框和条件输出框。输出框。第第6 6章章 时序逻辑电路时序逻辑电路 四、时序图四、时序图时序图即前面介绍的波形图，如下图所示。时序图即前面介绍的波形图，如下图所示。第第6 6章章 时序逻辑电路时序逻辑电路 例：时序电路如例：时序电路如图，试分析其逻图，试分析其逻辑功能。辑功能。212111QQADQD驱动方程：)(212112QQAQDQ*)(状态方程：212121213QQAQQAQQAQQAY )()()(输出方程：第第6 6章章 时序逻辑电路时序逻辑电路 （4）列状态转换表：）列状态转换表：00011011001/010/011/000/1111/100/

10、001/010/0AYQQ*1212QQ（5）状态转换图）状态转换图第第6 6章章 时序逻辑电路时序逻辑电路 6.3 若干常用的时序逻辑电路若干常用的时序逻辑电路6.3.1 寄存器和移位寄存器寄存器和移位寄存器改变随高电平期间DQclk用于寄存一组二值代码，用于寄存一组二值代码，N位寄存器由位寄存器由N个触发器组成，个触发器组成，可存放一组可存放一组N位二值代码。位二值代码。只要求其中每个触发器可置只要求其中每个触发器可置1 1，置，置0 0。例寄存器。例寄存器74LS75 74LS75 。第第6 6章章 时序逻辑电路时序逻辑电路 例：用维例：用维-阻触发器结构的寄存器阻触发器结构的寄存器74

11、HC175。功能。有异步置状态无关，与此前后的存入，时，将01757430DDDCLKHC第第6 6章章 时序逻辑电路时序逻辑电路 二二、 移位寄存器移位寄存器（代码在寄存器中左（代码在寄存器中左/右移动）右移动） 移位寄存器是既能寄存数码，又能在时钟脉冲的移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。作用下使数码向高位或向低位移动的逻辑功能部件。按移动方式分按移动方式分单向移位寄存器单向移位寄存器双向移位寄存器双向移位寄存器左移位寄存器左移位寄存器移位寄存器的逻辑功能分类移位寄存器的逻辑功能分类移位寄存器的逻辑功移位寄存器的逻辑功能能右移位寄存器右移

12、位寄存器第第6 6章章 时序逻辑电路时序逻辑电路 具有存储具有存储 + 移位功能移位功能态翻转前一级触发器原来的状到达时，各触发器按所以触发器有延迟时间因为CLKtpd位数据依次右移 1第第6 6章章 时序逻辑电路时序逻辑电路 数据运算并代码转换，串应用：第第6 6章章 时序逻辑电路时序逻辑电路 6.3 .2 计数器计数器 计数器的主要功能是计数器的主要功能是累计输入脉冲的个数累计输入脉冲的个数。它。它不仅可以用来不仅可以用来计数、计数、 分频分频， 还可以对系统进行还可以对系统进行定时、定时、顺序控制顺序控制等，等， 是数字系统中应用最广泛的时序逻辑是数字系统中应用最广泛的时序逻辑部件之一。

13、计数器是一个部件之一。计数器是一个周期性周期性的时序电路，其状的时序电路，其状态图有一个态图有一个闭合环闭合环，闭合环循环一次所需要的时钟，闭合环循环一次所需要的时钟脉冲的个数称为计数器的脉冲的个数称为计数器的模值模值M。由。由n个触发器构成个触发器构成的计数器，其模值的计数器，其模值M应满足应满足2n-1M2n。计数器的功能和分类计数器的功能和分类1. 计数器的功能计数器的功能第第6 6章章 时序逻辑电路时序逻辑电路 2. 计数器的分类计数器的分类按按时钟控制方式时钟控制方式来分来分: :同步计数器和异步计数器。同步计数器和异步计数器。按计数过程中数值的按计数过程中数值的增减增减来分来分:加

14、法计数器、减加法计数器、减法计数器和可逆计数器。法计数器和可逆计数器。有时也用计数器的计数容量有时也用计数器的计数容量( (或称模数或称模数) )来区分来区分各种不同的计数器，如十进制计数器、十六进各种不同的计数器，如十进制计数器、十六进制计数器等。制计数器等。按按编码方式编码方式来分来分:二进制、十进值等二进制、十进值等。第第6 6章章 时序逻辑电路时序逻辑电路 N进制计数器：逢进制计数器：逢N进进1。即经过。即经过N个脉冲后又回个脉冲后又回到原状态到原状态一、一、 同步计数器同步计数器 在同步计数器中，各个触发器都受同一时钟脉在同步计数器中，各个触发器都受同一时钟脉冲冲输入计数脉冲的控制，

15、因此，它们状态的更输入计数脉冲的控制，因此，它们状态的更新几乎是同时的，故被称为新几乎是同时的，故被称为 “ “ 同步计数器同步计数器 ” ”。 目前生产的同步计数器芯片基本上分为二进制目前生产的同步计数器芯片基本上分为二进制和十进制两种。和十进制两种。1 1）同步加法器）同步加法器1.1.同步二进制计数器同步二进制计数器第第6 6章章 时序逻辑电路时序逻辑电路 原理：根据二进制加法运原理：根据二进制加法运算规则可知：在多位二算规则可知：在多位二进制数末位加进制数末位加1，若第，若第i位以下皆为位以下皆为1时，则第时，则第i位应翻转。位应翻转。 由此得出规律，若由此得出规律，若用用T触发器构成

16、计数器，触发器构成计数器，则第则第i位触发器输入端位触发器输入端Ti的逻辑式应为：的逻辑式应为：10021TQQQTiii.第第6 6章章 时序逻辑电路时序逻辑电路 10021TQQQTiii.21031020101QQQTQQTQTT32103210321021021010100)(*)(*QQQQQQQQQQQQQQQQQQQQQQQ3210QQQQC 输出方程为第第6 6章章 时序逻辑电路时序逻辑电路 状态转换表略。状态转换表略。状态转换图和波形图状态转换图和波形图如下：如下：第第6 6章章 时序逻辑电路时序逻辑电路 2 2）同步二进制减法计数器同步二进制减法计数器原理：根据二进制减法运

17、算原理：根据二进制减法运算规则可知：在多位二进规则可知：在多位二进制数末位减制数末位减1，若第，若第i位位以下皆为以下皆为0时，则第时，则第i位位应翻转。应翻转。 由此得出规律，若用由此得出规律，若用T触发器构成计数器，则触发器构成计数器，则第第i位触发器输入端位触发器输入端Ti的的逻辑式应为：逻辑式应为：10021TQQQTiii.第第6 6章章 时序逻辑电路时序逻辑电路 3 3）同步加减计数器同步加减计数器加/减计数器加加/ /减减计数结果计数结果加/减计数器计数结果计数结果两种解决方案两种解决方案: :加加/ /减控制线选择；减控制线选择；输入控制，按触发器状态进行翻转。输入控制，按触发

18、器状态进行翻转。第第6 6章章 时序逻辑电路时序逻辑电路 2. 同步十进制计数同步十进制计数器器1 1）加法计数器）加法计数器基本原理：在四位基本原理：在四位二进制计数器基础二进制计数器基础上修改，当计到上修改，当计到1001时，则下一时，则下一个个CLK电路状态回电路状态回到到0000。10T3001QQQT212QQT 030120123QQQQQQQQT第第6 6章章 时序逻辑电路时序逻辑电路 能自启动能自启动30QQC 第第6 6章章 时序逻辑电路时序逻辑电路 器件实例：器件实例：74 160工作状态工作状态X0XXX置置 0（异步）（异步）10XX预置数（同步）预置数（同步）X110

19、1保持（包括保持（包括C）X11X0保持（保持（C=0）1111计数计数ETEPDLRCLKD第第6 6章章 时序逻辑电路时序逻辑电路 2)2)减法计数器减法计数器基本原理：对二进制减法计数基本原理：对二进制减法计数器进行修改，在器进行修改，在00000000时减时减“1”1”后跳变为后跳变为10011001，然后按二进，然后按二进制减法计数就行了。制减法计数就行了。10T)( 123001QQQQQT)( 32101012QQQQQQQT0123QQQT 第第6 6章章 时序逻辑电路时序逻辑电路 能自启动能自启动0123QQQQB 第第6 6章章 时序逻辑电路时序逻辑电路 3)十进制可逆计数

20、器十进制可逆计数器 基本原理一致，电路只用到基本原理一致，电路只用到00001001的十个状态的十个状态 。实例器件：实例器件：单时钟：单时钟：74190, 74168双时钟：双时钟：74192第第6 6章章 时序逻辑电路时序逻辑电路 二二. 异步计数器异步计数器1. 二进制计数器二进制计数器异步二进制加法异步二进制加法计数器计数器在末位在末位+1+1时，从低时，从低位到高位逐位进位到高位逐位进位方式工作。位方式工作。原则：每原则：每1 1位从位从“1”1”变变“0”0”时，向高时，向高位发出进位，使位发出进位，使高位翻转。高位翻转。第第6 6章章 时序逻辑电路时序逻辑电路 异步二进制减法异步

21、二进制减法计数器计数器在末位在末位-1-1时，从低时，从低位到高位逐位借位到高位逐位借位方式工作。位方式工作。原则：每原则：每1 1位从位从“0”0”变变“1”1”时，向高时，向高位发出进位，使位发出进位，使高位翻转高位翻转第第6 6章章 时序逻辑电路时序逻辑电路 2.2.异步十进制加法异步十进制加法计数器计数器原理：在原理：在4 4位二进制位二进制异步加法计数器异步加法计数器上修改而成，要上修改而成，要跳过跳过1010 1111这六个这六个状态。状态。1 2 3 4 5 6 7 8 9 10J=0J=1J=0J=K=1J=1J=0第第6 6章章 时序逻辑电路时序逻辑电路 三、任意进制计数器的

22、构成方法三、任意进制计数器的构成方法 用已有的用已有的N进制芯片，组成进制芯片，组成M进制计数进制计数器，是常用的方法。器，是常用的方法。N进制M进制MNMN？第第6 6章章 时序逻辑电路时序逻辑电路 1. N M原理：计数循环过程中设法跳过原理：计数循环过程中设法跳过NM个状态。个状态。具体方法：置零法具体方法：置零法 置数法置数法同步置零法异步置零法同步预置数法异步预置数法第第6 6章章 时序逻辑电路时序逻辑电路 例：将十进制的例：将十进制的74160接成六进制计数器接成六进制计数器工作状态工作状态X0XXX置置 0（异步）（异步）10XX预置数（同步）预置数（同步）X1101保持（包括保

23、持（包括C）X11X0保持（保持（C=0）1111计数计数ETEPDLRCLKD第第6 6章章 时序逻辑电路时序逻辑电路 2. N M 的计数器，然后再采用置零的计数器，然后再采用置零或置数的方法。或置数的方法。第第6 6章章 时序逻辑电路时序逻辑电路 例：用例：用74160接成二十九进制接成二十九进制整体置零整体置零（异步）（异步）整体置数整体置数（同步）（同步）第第6 6章章 时序逻辑电路时序逻辑电路 四、移位寄存器型计数器四、移位寄存器型计数器1. 环形计数器环形计数器第第6 6章章 时序逻辑电路时序逻辑电路 2. 扭环形计数器扭环形计数器第第6 6章章 时序逻辑电路时序逻辑电路 注意：

24、注意：1）电路能否自启动。）电路能否自启动。 2）电路状态利用率是否高。）电路状态利用率是否高。 3）电路状态译码时要避免竞争）电路状态译码时要避免竞争冒冒险现象（电路状态转换时只有险现象（电路状态转换时只有 一位触发器一位触发器改变状态）。改变状态）。第第6 6章章 时序逻辑电路时序逻辑电路 五、计数器应用实例五、计数器应用实例例例1，计数器，计数器+译码器译码器顺序节拍脉冲发生器顺序节拍脉冲发生器第第6 6章章 时序逻辑电路时序逻辑电路 6.4 时序逻辑电路的设计方法时序逻辑电路的设计方法6.4 .1 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法 再设计时序逻辑电路中，要求设计者给

25、出具体的逻再设计时序逻辑电路中，要求设计者给出具体的逻辑问题，求出实现这一功能的逻辑电路。所得到的辑问题，求出实现这一功能的逻辑电路。所得到的设计应力求简单。设计应力求简单。 当选用小规模集成电路作设计时，电路最简的标准当选用小规模集成电路作设计时，电路最简的标准是所用的触发器和门电路的数目最少。当使用中、是所用的触发器和门电路的数目最少。当使用中、大规模集成电路时，电路最简的标准是使用的集成大规模集成电路时，电路最简的标准是使用的集成电路数目最少，种类最少，连线最少。电路数目最少，种类最少，连线最少。 设计同步时序逻辑电路时，一般步骤如下：设计同步时序逻辑电路时，一般步骤如下：第第6 6章章

26、 时序逻辑电路时序逻辑电路 一、逻辑抽象，得出电路的状态转换图或表一、逻辑抽象，得出电路的状态转换图或表 1. 分析给定的逻辑问题，确定输入和输出变量以及分析给定的逻辑问题，确定输入和输出变量以及电路的状态数。一般取原因（或条件）作为输入逻电路的状态数。一般取原因（或条件）作为输入逻辑变量，取结果作为输出逻辑变量。辑变量，取结果作为输出逻辑变量。 2. 定义输入输出逻辑状态和每个电路状态的含义，定义输入输出逻辑状态和每个电路状态的含义，并将电路状态顺序编号。并将电路状态顺序编号。 3. 按照题意列出电路的状态转换表或画出电路的状按照题意列出电路的状态转换表或画出电路的状态转换图。态转换图。 这

27、样，就把给定的逻辑问题抽象为一个时序逻这样，就把给定的逻辑问题抽象为一个时序逻辑函数了。辑函数了。第第6 6章章 时序逻辑电路时序逻辑电路 n若两个电路状态在相同的输入下有相同的输出，并若两个电路状态在相同的输入下有相同的输出，并且转换到同样一个次态去，则这两个状态为等价状且转换到同样一个次态去，则这两个状态为等价状态。等价状态可以合并。态。等价状态可以合并。n电路的状态数越少，设计出来的电路越简单。电路的状态数越少，设计出来的电路越简单。n状态化简的目的在于合并等价状态，以求得最简的状态化简的目的在于合并等价状态，以求得最简的状态转换图。状态转换图。二、状态化简二、状态化简第第6 6章章 时

28、序逻辑电路时序逻辑电路 n状态分配又称状态编码。状态分配又称状态编码。n时序逻辑电路的状态是用触发器状态的不同组合来时序逻辑电路的状态是用触发器状态的不同组合来表示的。首先，需要确定触发器的数目表示的。首先，需要确定触发器的数目n。若电路的。若电路的状态数为状态数为M，则，则nnM221三、状态分配三、状态分配n其次，要给每个电路状态规定对应的触发器状态组其次，要给每个电路状态规定对应的触发器状态组合。每组触发器的状态组合都是一组二值代码，这合。每组触发器的状态组合都是一组二值代码，这项工作又称状态编码。状态编码和它们的排列顺序项工作又称状态编码。状态编码和它们的排列顺序应遵循一定的规律。应遵

29、循一定的规律。第第6 6章章 时序逻辑电路时序逻辑电路 因为不同逻辑功能的触发器驱动方式不同，所因为不同逻辑功能的触发器驱动方式不同，所以用不同类型触发器设计出的电路也不一样。为此，以用不同类型触发器设计出的电路也不一样。为此，在设计具体的电路之前必须选定触发器的类型。选在设计具体的电路之前必须选定触发器的类型。选择触发器类型时应考虑器件的供应情况，并力求减择触发器类型时应考虑器件的供应情况，并力求减小系统中使用的触发器的种类。小系统中使用的触发器的种类。 根据状态转换图（或状态转换表）和选定的状根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，就可以写出电路的状态方态编码、触发器

30、的类型，就可以写出电路的状态方程、驱动方程和输出方程。程、驱动方程和输出方程。四、选定触发器的类型，求出电路的状态方四、选定触发器的类型，求出电路的状态方程、驱动方程和输出方程。程、驱动方程和输出方程。第第6 6章章 时序逻辑电路时序逻辑电路 如果电路不能自启动，则需采取措施加以解决。如果电路不能自启动，则需采取措施加以解决。1）在电路开始工作时，通过预置数将电路的状态）在电路开始工作时，通过预置数将电路的状态置成有效循环中的某一种。置成有效循环中的某一种。2）修改逻辑设计。）修改逻辑设计。 至此，时序逻辑电路设计已完成。可见设计的过至此，时序逻辑电路设计已完成。可见设计的过程与时序逻辑电路的

31、分析正好是相反的。程与时序逻辑电路的分析正好是相反的。 时序逻辑电路设计的大致步骤如下：时序逻辑电路设计的大致步骤如下：五、根据得到的方程式，画出逻辑图五、根据得到的方程式，画出逻辑图六、检查所设计的电路能否自启动六、检查所设计的电路能否自启动第第6 6章章 时序逻辑电路时序逻辑电路 例例: 用用D触发器设计一个模七同步加法计数器。触发器设计一个模七同步加法计数器。 解：解： 本例属于给定状态时序电路设计问题。本例属于给定状态时序电路设计问题。 列状态表。列状态表。 根据题意，该时序电路有三个状态变量。设状根据题意，该时序电路有三个状态变量。设状态变量为态变量为Q2、 Q1、Q0，可作出二进制

32、状态表如下表，可作出二进制状态表如下表所示，它是一个非完全描述时序电路的设计。所示，它是一个非完全描述时序电路的设计。 确定激励函数和输出函数。确定激励函数和输出函数。 由状态表分别画出由状态表分别画出Q2、Q1、Q0的次态卡诺图如的次态卡诺图如下图下图 (a)、(b)、 (c)所示。所示。 第第6 6章章 时序逻辑电路时序逻辑电路 状态转换表状态转换表 第第6 6章章 时序逻辑电路时序逻辑电路 次态卡诺图次态卡诺图 *0*1*2)(;)(;)(QcQbQa00010Q2Q1Q00001111001011(a)0100Q2Q1Q0000111100111(b)10101Q2Q1Q0000111

33、100100(c)第第6 6章章 时序逻辑电路时序逻辑电路 当使用当使用D触发器实现时序电路时，由于触发器实现时序电路时，由于D触触发器的特征方程为发器的特征方程为Q*=D，因，因此，可从次态卡诺此，可从次态卡诺图直接求出图直接求出D触发器的激励方程：触发器的激励方程： 0102001012112012QQQQDQQQQQDQQQQD第第6 6章章 时序逻辑电路时序逻辑电路 自启动检查。观察次态卡诺图激励函数的圈自启动检查。观察次态卡诺图激励函数的圈法，多余状态法，多余状态111的新状态为的新状态为100，电路的状态图如，电路的状态图如图图所示，该电路具有自启动能力。所示，该电路具有自启动能力

34、。 状态转换图状态转换图 000001011010100101110111Q2Q1Q0第第6 6章章 时序逻辑电路时序逻辑电路 画逻辑图。画逻辑图。 FF0FF1FF21DC1&11DC1&11DC1&1CPQ0Q10102001012112012QQQQDQQQQQDQQQQD第第6 6章章 时序逻辑电路时序逻辑电路 6.5 6.5 时序逻辑电路的竞争冒险时序逻辑电路的竞争冒险 时序逻辑电路包含组合逻辑电路和存储电路时序逻辑电路包含组合逻辑电路和存储电路两部分，所以它的竞争冒险现象也包含两个部分。两部分，所以它的竞争冒险现象也包含两个部分。 组合逻辑电路的竞争冒险前面讲过，不再累组合逻辑电路的竞争冒险前面讲过，不再累述。存储电路的竞争冒险是时序电路特有问题。述。存储电路的竞争冒险是时序电路特有问题。 当输入信号和时钟信号同时改变，由于信号当输入信号和时钟信号同时改变，由于信号路径不同，就产生了竞争。竞争的结果有可能导路径不同，就产生了竞争。竞争的结果有可能导致触发器误动作，这种现象就是冒险。致触发器误动作，这种现象就是冒险。