EDA设计流程及其工具概述(PPT-47页)课件.ppt

1、1第第2 2章章 EDAEDA设计流程及其工具设计流程及其工具1 1：FPGA/CPLDFPGA/CPLD设计流程设计流程2 2：ASICASIC及其设计流程及其设计流程3 3：常用常用EDAEDA工具工具4 4：IPIP核核22.1 FPGA/CPLD 2.1 FPGA/CPLD 设计流程设计流程 FPGA FPGA：现场可编程门阵列现场可编程门阵列 CPLDCPLD：复杂可编程逻辑器件复杂可编程逻辑器件一、这一、这2 2种器件的一般开发流程为：种器件的一般开发流程为：(One Time Programming)功能功能仿真仿真原理图原理图/HDL文本编辑文本编辑综合综合FPGA/CPLD适

2、配FPGA/CPLD编程下载逻辑综合器逻辑综合器结构综合器结构综合器1.功能仿真功能仿真2.时序仿真时序仿真时序与功能时序与功能门级仿真门级仿真FPGA/CPLD 器件和电路系统器件和电路系统1.isp方式下载方式下载2.JTAG方式下载方式下载3.针对针对SRAM结构的配置结构的配置4.OTP器件编辑器件编辑32.1.1 设计输入设计输入(原理图原理图HDL文本编辑文本编辑)1. 1. 图形输入图形输入 图形输入图形输入 原理图输入原理图输入 状态图输入状态图输入 波形图输入波形图输入41 1、设计输入（原理图、设计输入（原理图/HDL/HDL文本编辑）文本编辑） 将需设计的电子系统的功能和

3、结构以图形或文本方式表将需设计的电子系统的功能和结构以图形或文本方式表达。达。1 1） 图形输入图形输入：原理图输入、状态图输入、波形图输入：原理图输入、状态图输入、波形图输入原理图方式应用最为广泛原理图方式应用最为广泛, ,原理图输入对原理图进行功能原理图输入对原理图进行功能验证后再进行编译即可转换为网表文件。验证后再进行编译即可转换为网表文件。但此方法一般仅实用于小电路。对于稍大的电路，其但此方法一般仅实用于小电路。对于稍大的电路，其可读可读性、可移植性差性、可移植性差。波形图主要应用于仿真功能测试时产生某种测试信号波形图主要应用于仿真功能测试时产生某种测试信号; ;状态图常用于建模中。状

4、态图常用于建模中。2 2） HDLHDL文本输入文本输入：目前主流输入方式，是最有效的方式，：目前主流输入方式，是最有效的方式，其其可读性、可移植性好、便于存档可读性、可移植性好、便于存档。52 综合综合 整个综合过程就是将设计者在整个综合过程就是将设计者在EDAEDA平台上编辑平台上编辑输入的输入的HDLHDL文本、原理图或状态图形描述，依据文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作层的电路描述

5、网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。文件的方式对应起来，成为相应互的映射关系。6综合综合l 将前面输入的原理图、将前面输入的原理图、HDLHDL语言描述转化为电路实现的语言描述转化为电路实现的门级网表的过程；门级网表的过程；l 是从抽象到具体实现的关键步骤；是从抽象到具体实现的关键步骤；l 综合的结果不是唯一的；综合的结果不是唯一的；l 为达到性能要求，往往对综合加以约束。为达到性能要求，往往

6、对综合加以约束。7VHDL综合器运行流程综合器运行流程8、约束条件： 在逻辑综合过程中，为优化输出和工艺映射的需要，一定要有相应的约束条件以实现对设计实体的控制。 如： 面积、 速度、功耗、可测性。、工艺库： 工艺库将提供综合工具所需要的全部半导体工艺信息。即工艺库不仅含有ASIC单元的逻辑功能、单元面积、输入到输出的定时关系、输出的扇出限制和对单元所需的定时检查。9、逻辑综合3步曲： 逻辑综合工具将RTL级描述转换为门级描述一般有3步： 1）. 将RTL描述（VHDL程序）转换为未优化的门级布尔描述（布尔逻辑方程的形式）这一步称为“展平” 。 2）. 执行优化算法，化简布尔方程，这一步称为“

7、优化” 。 3）. 按半导体工艺要求，采用相应的工艺库，把优化的布尔描述映射成实际的逻辑电路（逻辑实现）10. 门级映射网表： 过程：取出优化后的布尔描述，并利用工艺库中得到的逻辑和定时上的信息去做网表，网表是对用户所描述的面积和速度指标的一种体现形式。工艺库中存有大量的网表，它们的功能相同，但可以在速度和面积之间权衡。113、 适配适配 适配器也称结构综合器，它的功能是将由综合器产生的适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文网表文件配置于指定的目标器件中，使之产生最终的下载文件，如件，如JEDECJEDEC、JamJam格式的文件。

8、适配所选定的目标器件格式的文件。适配所选定的目标器件(FPGA/CPLD(FPGA/CPLD芯片芯片) )必须属于原综合器指定的目标器件系列。必须属于原综合器指定的目标器件系列。 逻辑综合通过后必须利用适配器将综合后网表文件针对某逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于

9、编程的文件。生可用于编程的文件。124 4、行为仿真、功能仿真、时序仿真、行为仿真、功能仿真、时序仿真 仿真就是让计算机根据一定的算法和一定的仿真库对仿真就是让计算机根据一定的算法和一定的仿真库对EDAEDA设计进行模拟，以验证设计，排除错误。设计进行模拟，以验证设计，排除错误。1 1）行为仿真：）行为仿真： 此时的仿真只是根据此时的仿真只是根据VHDLVHDL的语义进行的，与具体电路的语义进行的，与具体电路没有关系。没有关系。2）功能仿真：）功能仿真： 直接对直接对VHDL、原理图描述或其他描述形式的逻辑功能、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的

10、要进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性，如求的过程，仿真过程不涉及任何具体器件的硬件特性，如延时特性。延时特性。133）时序仿真：）时序仿真： 接近真实器件运行特性的仿真，仿真文件中已包含了接近真实器件运行特性的仿真，仿真文件中已包含了器件硬件特性参数，仿真精度高。器件硬件特性参数，仿真精度高。145 5、编程下载、编程下载 将适配后的下载文件，通过通信电缆或专用编程器写至将适配后的下载文件，通过通信电缆或专用编程器写至相应目标器件的过程。相应目标器件的过程。FPGA与与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方

11、法的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法为：为： 将以乘积项结构方式构成逻辑行为的器件称为将以乘积项结构方式构成逻辑行为的器件称为CPLD，它所产生的是熔丝图文件，它所产生的是熔丝图文件即即JEDEC文件（简称文件（简称JED文件）。如文件）。如Lattice的的ispLSI系列、系列、Xilinx的的XC9500系列、系列、Altera的的MAX7000S系列和系列和Lattice(原原Vantis)的的Mach系列等。系列等。 将以查表法结构方式构成逻辑行为的器件称为将以查表法结构方式构成逻辑行为的器件称为FPGA，它所产生的是位流数据文，它所产生的是位流数据文件。如件

12、。如Xilinx的的SPARTAN系列、系列、Altera的的FLEX10K或或ACEX1K系列等。系列等。15 器件编程需要满足一定的条件，器件编程需要满足一定的条件， 如编程电压、如编程电压、 编程时序和编程算法等。编程时序和编程算法等。 普通的普通的EPLD/CPLD器件和器件和一次性编程的一次性编程的FPGA需要专用的编程器完成器件的编需要专用的编程器完成器件的编程工作。程工作。 基于基于SRAM的的FPGA可以由可以由EPROM或其它存或其它存储体进行配置。储体进行配置。 在线可编程的在线可编程的PLD器件不需要专门的器件不需要专门的编程器，编程器， 只要一根编程下载电缆就可以了。只

13、要一根编程下载电缆就可以了。 166、硬件测试、硬件测试 将含有载入了设计的将含有载入了设计的FPGA或或CPLD的硬件系统进行统一的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况。测试，以便最终验证设计项目在目标系统上的实际工作情况。17实验开发系统实验开发系统18 九十年代以来，集成电路工艺发展非常迅速，已从亚微米(0.5到1微米)进入到深亚微米(小于0.5微米)，进而进入到超深亚微米(小于0.25微米)。其主要特点： 特征尺寸越来越小 芯片尺寸越来越大 单片上的晶体管数越来越多 时钟速度越来越快 电源电压越来越低 布线层数越来越多 I/O引线越来越多一、集成电路工艺

14、的发展特点和规律一、集成电路工艺的发展特点和规律2.2 ASIC及其设计流程及其设计流程19年份 1997 1999 2001 2003 2006 2009 2012最小线宽 0.25 0.18 0.15 0.13 0.10 0.07 0.01 (m）DRAM容量 256M 1G 1G4G 4G 16G 64G 256G每片晶体管数 11 21 40 76 200 520 1400 （M） 芯片尺寸 300 440 385 430 520 620 750(平方毫米） 频率 (兆赫） 750 1200 1400 1600 2000 2500 3000金属化层层数 6 6-7 7 7 7-8 8-

15、9 9最低供电电压 1.8-2.5 1.5-1.8 1.2-1.5 1.2-1.5 0.9-1.2 0.6-0.9 0.5-0.6 （v） 最大晶圆直径 200 300 300 300 300 450 450 （mm）发展规划代次的指标发展规划代次的指标20 1、集成电路发展的方向 1）在发展微细加工技术的基础上，开发超高速、超高集成度的电路。 2）迅速、全面地利用已达到的或已成熟的工艺技术、设计技术、封装技术、和测试技术等发展各种专用集成电路（ASIC）。二、 IC发展方向与我国IC的发展情况 从另一个角度来说，进入90年代以来，电子信息类产品的开发明显地出现了两个特点： 1、开发产品的复杂

16、程度加深，出现SOC； 2、开发产品的上市时限紧迫。 212、我国集成电路的发展现状2002年中国信息技术趋势大会上专家指出的IC技术是IT领域热点技术之一；IC是整个电子信息产业乃至国民经济的基础。 目前我国的半导体集成电路生产分为三大类：IC设计公司（Fabless，无生产线 ） 国内半导体芯片厂家的主流产品是5至6英寸硅片，大约占总量的三分之二强。随着上海华虹NEC公司8英寸生产线的投产，6至8英寸硅片的需求量将上升。芯片加工厂（Foundry） 我国集成电路芯片制造业现己相对集中,主要分布在上海、北京、江苏、浙江等省市。 后工序（测试、封装、设备）其中IC设计以人为主，脑力密集型，属高

17、回报产业。22 3、我国集成电路生产能力方面： 93年生产的集成电路为1.78亿块，占世界总产量的0.4%，相当于美国1969年的水平，日本1971年的水平。 96年为7.09亿块，而1996年国内集成电路市场总用量为67.8亿块,国内市场占有率仅为10。 99年为23亿块,销售额70多亿元，国内市场占有率不足20，绝大部分依靠进口。 2000年需求量为180亿块，预计可生产32亿块。 总之，我国集成电路产业的总体发展水平还很低，与国外相比大约落后15年。但是，目前已具备0.25微米芯片设计开发和0.18微米芯片规模生产能力，以“方舟”、“龙芯”为代表的高性能CPU芯片开发成功，标志着我国已掌

18、握产业发展的部分重大核心技术。23三、三、IC分类分类（一）按功能结构分类（一）按功能结构分类集成电路按其功能、结构的不同，可以分为模拟集成电路数字集成电路和数/模混合集成电路三大 模拟集成电路又称线性电路用来产生、放大和处理各种模拟信号（指幅度随时间变化的信号。例如半导体收音机的音频信号录放机的磁带信号等），其输入信号和输出信号成比例关系。 数字集成电路用来产生、放大和处理各种数字信号（指在时间上和幅度上离散取值的信号。例如3G手机、数码相机、电脑CPU、数字电视的逻辑控制和重放的音频信号和视频信号） 24（二）按制作工艺分类（二）按制作工艺分类集成电路按制作工艺可分为半导体集成电路和膜集成

19、电路。 膜集成电路又分类厚膜集成电路和薄膜集成电路。 （三）按集成度高低分类（三）按集成度高低分类集成电路按集成度高低的不同可分为 SSI 小规模集成电路(Small Scale Integrated circuits) MSI 中规模集成电路(Medium Scale Integrated circuits) LSI 大规模集成电路(Large Scale Integrated circuits) VLSI 超大规模集成电路(Very Large Scale Integrated circuits) ULSI 特大规模集成电路(Ultra Large Scale Integrated cir

20、cuits) GSI 巨大规模集成电路也被称作极大规模集成电路或超特大规模集成电路(Giga Scale Integration)。 25（四）按导电类型不同分类（四）按导电类型不同分类 集成电路按导电类型可分为双极型集成电路和单极型集成电路,他们都是数字集成电路. 双极型集成电路的制作工艺复杂，功耗较大，代表集成电路有TTL、ECL、HTL、LST-TL、STTL等类型。单极型集成电路的制作工艺简单，功耗也较低，易于制成大规模集成电路，代表集成电路有CMOS、NMOS、PMOS等类型。 （五）按用途分类（五）按用途分类集成电路按用途可分为电视机用集成电路、音响用集成电路、影碟机用集成电路、录

21、像机用集成电路等。26（六）按应用领域分（六）按应用领域分集成电路按应用领域可分为标准通用集成电路和专用集成电路。 (七七)按外形分按外形分 集成电路按外形可分为圆形(金属外壳晶体管封装型，一般适合用于大功率)、扁平型(稳定性好,体积小)和双列直插型 。272.2.1 ASIC设计方法设计方法 按版图结构及制造方法分，有半定制按版图结构及制造方法分，有半定制(Semi-custom)(Semi-custom)和全和全定制定制(Full-custom)(Full-custom)两种实现方法。两种实现方法。 全定制方法全定制方法 是一种基于晶体管级的，手工设计版图的制造方法。 半定制法半定制法 是

22、一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。ASIC设计方法设计方法全定制法全定制法半定制法半定制法门阵列法门阵列法标准单元法标准单元法可编程逻辑器件法可编程逻辑器件法282.2.2 一般一般ASIC设计的流程设计的流程系统规格说明系统规格说明系系 统统 划划 分分逻辑设计与综合逻辑设计与综合综合后仿真综合后仿真芯芯 片片 测测 试试版版 图图 设设 计计版版 图图 验验 证证参数提取与后仿真参数提取与后仿真制版、流片制版、流片29 SOC: (System on a chip) ICIC的的速速度度很很高高、功功耗耗很很小小，但但由由于于的的速速度度

23、很很高高、功功耗耗很很小小，但但由由于于PCBPCB板板中中的的连连线线延延时时、噪噪声声、可可靠靠板板中中的的连连线线延延时时、噪噪声声、可可靠靠性性以以及及重重量量等等因因素素的的限限制制，已已无无法法性性以以及及重重量量等等因因素素的的限限制制，已已无无法法满满足足性性能能日日益益提提高高的的整整机机系系统统的的要要求求满满足足性性能能日日益益提提高高的的整整机机系系统统的的要要求求ICIC设设计计与与制制造造技技术术水水平平的的提提高高，设设计计与与制制造造技技术术水水平平的的提提高高，ICIC规规模模越越来来越越大大，已已可可以以在在一一个个规规模模越越来来越越大大，已已可可以以在在

24、一一个个芯芯片片上上集集成成芯芯片片上上集集成成10108 810109 9个个晶晶体体管管个个晶晶体体管管分分立立元元件件集集成成电电路路I C系系 统统 芯芯 片片System On A Chip(简简称称SOC)将将整整个个系系统统集集成成在在一一个个微微电电子子芯芯片片上上在在需需求求牵牵引引和和技技术术推推动动的的双双重重作作用用下下集集成成电电路路走走向向系系统统芯芯片片30北京海尔集成电路设计有限公司北京海尔集成电路设计有限公司 31一、SOCSOC（System on Chip,System on Chip,片上系统片上系统）技术）技术1、SOC技术的开发与应用 SOC的工作开

25、始于20世纪90年代,虽然对SOC至今尚无非常明确的定义，但一般认为，采用深亚微米（DSM）工艺技术，IP核的复用和软硬件协同设计是SOC的三大技术特征。ASIC设计的热点和趋势设计的热点和趋势322、SOC的产生和发展有三个方面的原因首先是微电子加工技术的发展，已经使得在单个芯片上制作电子系统所需要的几乎所有元件有了可能。其次，几十年来集成电路的设计能力的增长滞后于工艺技术的发展，在深亚微米（DSM）阶段变的更加突出，因而SOC设计技术应运而生。第三，电子系统发展的需要，利用SOC可以大大减少所使用的元件数量，提高产品性能，降低能耗，缩小体积，降低成本，或者说在相同的工艺技术条件下，可以实现

26、更高的性能指标。33 按照1999年国际半导体技术发展指南(ITRS1999），目前组成SOC的模块单元可以包括微处理器核，嵌入式SRAM、DRAM和FLASH单元以及某些特定的逻辑单元。 ITRS99认为，开发SOC的根本目标是提高性能和降低成本,另外，Soc开发的另一个重要的考虑是他的可编程特性（通过软件、fpga,flash或其他手段来实现）。 342.3 常用常用EDA工具工具 本节主要介绍当今广泛使用的以开发本节主要介绍当今广泛使用的以开发FPGAFPGA和和CPLDCPLD为主的为主的EDAEDA工具，及部分关于工具，及部分关于ASICASIC设计的设计的EDAEDA工具。工具。

27、EDAEDA工具大致可以分为如下工具大致可以分为如下5 5个模块：个模块：设计输入编辑器设计输入编辑器仿真器仿真器HDL综合器综合器适配器适配器(或布局布线器或布局布线器)下载器下载器352.3.1 设计输入编辑器设计输入编辑器通常专业的通常专业的EDAEDA工具供应商或各可编程逻辑器件厂商都提供工具供应商或各可编程逻辑器件厂商都提供EDAEDA开发工具，在这些开发工具，在这些EDAEDA开发工具中都含有设计输入编辑器，开发工具中都含有设计输入编辑器，如如XilinxXilinx公司的公司的FoundationFoundation、ISEISE，AlteraAltera公司的公司的MAX+pl

28、usIIMAX+plusII、QUARTUSQUARTUS等。等。 一般的设计输入编辑器都支持图形输入和一般的设计输入编辑器都支持图形输入和HDLHDL文本输入。文本输入。362.3.2 HDL综合器综合器 HDL HDL综合器是一种用综合器是一种用EDAEDA技术实施电路设计中完成电路化简、技术实施电路设计中完成电路化简、算法优化、硬件结构细化的计算机软件，是将硬件描述语言转算法优化、硬件结构细化的计算机软件，是将硬件描述语言转化为硬件电路的重要工具。化为硬件电路的重要工具。 HDLHDL综合器的输出文件一般是网表文件，可以是：综合器的输出文件一般是网表文件，可以是： 用于电路设计数据交换和

29、交流的工业标准化格式的文件；用于电路设计数据交换和交流的工业标准化格式的文件； 直接用硬件描述语言直接用硬件描述语言HDLHDL表达的标准格式的网表文件；表达的标准格式的网表文件； 对应对应FPGA/CPLDFPGA/CPLD器件厂商的网表文件。器件厂商的网表文件。 37性能良好的性能良好的FPGA/CPLD设计的设计的HDL综合器有如下三种：综合器有如下三种： Synopsys公司的公司的FPGA Compiler、FPGA Express综合器。综合器。 Synplicity公司的公司的Synplify Pro综合器。综合器。 Mentor子公司子公司Exemplar Logic的的Leo

30、nardoSpectrum综合器。综合器。综合器的使用也有两种模式：综合器的使用也有两种模式：图形模式和命令行模式图形模式和命令行模式(Shell模式模式)。382.3.3 仿真器仿真器 按处理的硬件描述语言类型分，按处理的硬件描述语言类型分，HDL仿真器可分为：仿真器可分为：(1) VHDL仿真器。仿真器。(2) Verilog仿真器。仿真器。(3) Mixed HDL仿真器仿真器(混合混合HDL仿真器，同时处理仿真器，同时处理Verilog与与VHDL)。 (4) 其他其他HDL仿真器仿真器(针对其他针对其他HDL语言的仿真语言的仿真)。常用的仿真器有：常用的仿真器有：Model Tech

31、nologyModel Technology公司的公司的ModelsimModelsimCadenceCadence公司的公司的VerilogVerilog-XL-XL和和NC-SimNC-SimAldecAldec公司的公司的Active HDLActive HDLSynopsysSynopsys公司的公司的VCSVCS等。等。 39 按仿真的电路描述级别的不同，按仿真的电路描述级别的不同，HDL仿真器可以单独或综仿真器可以单独或综合完成以下各仿真步骤：合完成以下各仿真步骤： (1) 系统级仿真。系统级仿真。 (2) 行为级仿真。行为级仿真。 (3) RTL级仿真级仿真(功能级）。功能级）。

32、 (4) 门级时序仿真。门级时序仿真。402.3.4 2.3.4 适配适配器（布局布线器）器（布局布线器） 完成目标系统在器件上的布局布线，通常由厂商提供的完成目标系统在器件上的布局布线，通常由厂商提供的专门针对器件的软件来完成。专门针对器件的软件来完成。 适配器最后输出的是厂商自定义的下载文件，包括：适配器最后输出的是厂商自定义的下载文件，包括： 时序仿真文件时序仿真文件 适配技术报告文件适配技术报告文件 面向第三方面向第三方EDAEDA工具的输出文件工具的输出文件 编程下载文件编程下载文件412.3.5 2.3.5 下载下载器（编程器）器（编程器） 将设计下载到对应器件，实现硬件设计。一般

33、由厂商提将设计下载到对应器件，实现硬件设计。一般由厂商提供的专门针对器件的下载软件和下载电缆线完成。供的专门针对器件的下载软件和下载电缆线完成。42l具有知识产权具有知识产权的的IPIP模块的使用是现代数字系统设计最有效方法模块的使用是现代数字系统设计最有效方法之一。之一。lIPIP模块一般是比较复杂的模块，如数字滤波器、总线接口、模块一般是比较复杂的模块，如数字滤波器、总线接口、DSPDSP、图像处理单元等。、图像处理单元等。l这类模块设计工作量大，设计者重新设计时，往往需要在设计、这类模块设计工作量大，设计者重新设计时，往往需要在设计、仿真、优化，逻辑综合、测试等方面化费大量劳动。仿真、优

34、化，逻辑综合、测试等方面化费大量劳动。l各各EDAEDA公司均设有公司均设有IPIP中心，在网上为设计者提供服务。中心，在网上为设计者提供服务。 l网络上已有丰富的各类网络上已有丰富的各类IPIP出售，使设计者之间资源共享，加快出售，使设计者之间资源共享，加快产品设计，降低产品设计风险。产品设计，降低产品设计风险。l分为分为软软IPIP、固、固IPIP和和硬硬IPIP。2.4 IP2.4 IP核（核（Intellectual property 知识产权）43软软IPl以HDL代码形式存在。l设计周期短，设计投入少。 l不涉及物理实现，为后续设计留有空间，增大了IP的灵活性和适应性。l需要设计人

35、员深入理解HDL代码，并将其转换成掩膜布局以产生合理的物理层设计结果。l在一定程度上使后续工序无法适应整体设计，需要一定程度的软IP修正，在性能上不可能获得全面的优化。44固固IPl完成了综合的功能块。l有较大的设计深度，以网表文件的形式提交客户使用。 l使用与固IP同一个IC生产线的单元库，IP应用成功的机率会更高。45硬硬IPl提供设计的最终阶段产品：掩膜。l设计深度高，灵活性小。 l基于移植的设计复用方法使用硬IP。l芯片的复用是经过验证了的IP现有工作布局，是一种最省时最省力的复用方法。l需要布局移植工具解决新、旧工艺技术不同的问题。46IP的实际内涵：的实际内涵：必须是为了易于重用而

36、按嵌入式应用必须是为了易于重用而按嵌入式应用专门设计的。专门设计的。必须实现必须实现IPIP模块的优化设计。模块的优化设计。 要符合要符合IPIP标准。标准。47IP核从技术层面上可分为软核、固核、硬核三种 从满足SOC的设计要求来说，它必须有四个特征：1.必须是符合设计再利用的要求按嵌入式专门设计的。 2.必须是经多次优化设计，达到通常的“四最”（芯片面积最小，运算速度最快，功耗最小，工艺容差最大）的目标。 3.必须是允许多家公司在支付一定费用后商业运用的，而不是本公司内部专用的。 4.必须符合IP标准。1996年9月，世界35个著名公司组成一个国际性企业联合组织棗虚拟插座接口联盟VSIA。