基于VHDL的数据采集系统设计(大学生自作PPT)课件.ppt
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1、 基于EDA的数据采集系统设计 主讲: 陈秦德 内容摘要内容摘要1 数据采集系统数据采集系统2 数据采集系统的设计思路数据采集系统的设计思路 3 数据采集系统各模块设计数据采集系统各模块设计 4 实物展示实物展示5 小结小结1 数据采集系统的功能8路通道信号输入循环检测报警模式数据处理模式功能一模式一模式二超出预设值报警显示超出规定的通道数未超出预设值未超出预设值控制单元功能二功能三不变缩小1/2放大2倍信号输出2 数据采集系统的设计思路数据采集系统示意图A/D转换D/A转换控制核心显示模拟输入模拟输出2.1 数据输入单元ADC0809介绍ADC0809引脚图CLOCK:时钟信号输入引脚,通常
2、使用500KHz EOC:转换结束信号,为0代表正在转换,1代表转换结束 D0D7:数据输出线START:转换启动信号 ALE:地址锁存允许信号ADDAADDC:地址线用于选择模拟量输入通道IN0IN7:8路模拟量输入通道OE:输出允许信号,低电平允许转换结果输出 Vcc:5V电压 接线图此电路图主要实现将八路输入模拟信号转换为数字信号,为数据处理及监控模块提供输入信号。2.2 数据输出单元数据输出单元此模块设计所使用的芯片是DAC0832,它的接线图如图所示。图中D0D7为数字量信号输入通道,运放本身主要实现将信号放大2倍的功能。2.3 数据处理单元数据采集系统总体框图k1=0, =循环检测
3、报警模式 k1=1,=数据采集及处理模式fun=00,=放大2 倍,fun=01=缩小1/2,fun=10或11,=不处理。k3选择ADC0809的八路中的一路。d7.0接ADC0809的数据端,q7.0接DAC0832的数据端,sel2.0接ADC0809的通道选择,seg6.0接数码管CONTROLCH21DISP3. 数据采集系统各模块设计控制模块:Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity control is Port(d:in std_logic_vector(7 d
4、ownto 0); Clk,k1:in std_logic;Fun:in std_logic_vector(1 downto 0);Sel:out std_logic_vector(2 downto 0);Q:out std_logic_vector(7 downto 0);Alm:out std_logic);End control;Architecture bhv of control isBegin Process(clk)Variable x:std_logic;Variable cnt:std_logic_vector(2 downto 0);BeginIf clkevent and
5、 clk=1thenIf k1=0then -循环检测模式 If x=0then Sel”10000000”then -常数决定电压超过几伏时报警alm=1; -改变常数可改变设置电压 Else alm=0;X:=0;end if;End if;Else if fun=”00” then -直接将数据送出,因为已经实现了增大到2倍,所以得到的电压为2倍Q=d;elseif fun=”01 ” -缩小到1/2,通过将七位二进制数右移两位来实现缩小四倍。then q=0&0&d(7 downto 2);else -对数据不做处理q=0&d(7 downto 1);End if;End if;End
6、 if;End process;End bhv;控制模块图CONTROL二选一模块:Library ieee;Use ieee.std_logic_1164.all;Entity ch21 is Port(a,b:in std_logic_vector(2 downto 0);S:in std_logic;Q:out std_logic_vector(2 downto 0);End ch21; Architecture bhv of ch21 isBegin process(s,a,b) Begin 二选一模块CH if s=0then q=a; else q=b;end if;End pro
7、cess;End bhv;CH21显示模块:Library ieee;Use ieee.std_logic_1164.all;Entity disp is Port(d:in std_logic_vector(2 downto 0); clk:in std_logic; q:out std_logic_vector(6 downto 0);end disp;Architecture bhv of disp isbegin process(clk) variable x:std_logic; variable tmp:std_logic_vector(2 downto 0); variable
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