数字电子电路课件.ppt

1、一、加法器二、数值比较器三、编码器四、译码器四、译码器五、数据选择器五、数据选择器六、分配器1、1位加法器位加法器半加器全加器2、多位数加法器、多位数加法器串行进位加法器超前进位加法器3、集成加法器、集成加法器 (1) 半加器半加器 不考虑低位来的进位的加法叫半加半加；能完成半加功能的电路叫半加器半加器。 半加真值表半加真值表 逻辑函数表达式逻辑函数表达式ABSC0000011010101101A、B：加数和被加数 S：和数 C：进位数S = A B C = AB (1) 半加器半加器 电路实现电路实现(根据上式) 符号符号=1&ABSC电路电路 COSCAB符号符号S = A B C = A

2、B (2) 全加器全加器 考虑低位来的进位加法称为全加全加；完成全加功能的电路叫全加器全加器。 全加器真值表全加器真值表AiBiCi-1CiSi0000000101010010111010001101101101011111Ai、Bi：加数和被加数Ci-1：由低位来的进位输入Si：和（本位和）Ci：向高位的进位输出1、1位加法器 (2) 全加器全加器 逻辑函数表达式逻辑函数表达式AiBiCi-1SiCi00000001100101001101100101010111001111111111111 )( iiiiiiiiiiiiiiiiiiiiiiCBACBACBACBACBACBACBAS11

3、11111 )( iiiiiiiiiiiiiiiiiiiiiiiiCBCABACBABACBACBACBACBAC (2) 全加器全加器 逻辑函数表达式逻辑函数表达式1 iiiiCBAS11iiiiiiiCBCABAC 电路实现电路实现&1=1=11AiBiCi-1CiSiSiCiAi符号符号CI COBiCi-1 符号符号串行串行进位加法器 多个全加器级联，全加器的个数等于相加数的位数，最低位全加器的Ci -1端应接0S3A3CO CIB3S2A2CO CIB2S1A1CO CIB1S0A0CO CIB0优点优点：结构简单。在中低速设备中有应用。缺点缺点：速度慢。4位加法要有4级门的延迟。(

4、2)超前进位加法器（并行并行进位，快速进位） 原理：当输入加数与被加数确定后，每一个进位都可以立即确定。1 iiiiCBAS1)(iiiiiiCBABAC设 Gi=AiBi ，而 Pi=AiBi ，则上式变成1 iiiCPS1iiiiCPGC(2)超前进位加法器(续)所以：1 iiiCPS1iiiiCPGC1000CPGC1010110111CPPGPGCPGC10120121221222CPPPGPPGPGCPGC1012301231232332333 CPPPPGPPPGPPGPGCPGC 可以看出，各位的进位信号都只与Gi、Pi和C-1有关，而C-1=0，因此，各位的进位只与各位的进位只

5、与Ai、Bi有关有关，可以并行产生，实现快速进位。超前进位加法器的电路图如下：(1)常见集成加法器（快速进位）TTL：54/74/74LS 283CMOS：CC/CD 4008图A 芯片引脚图图B 逻辑引脚图S3S2S1S0C3C-1A3A2A1A0B3B2B1B074283(2)集成加法器的应用 多位二进制加法多位二进制加法 2片74283组成 8 位二进制数加法：S3S2S1S0C3C-1A3A2A1A0B3B2B1B074283S3S2S1S0C3C-1A3A2A1A0B3B2B1B074283S3S2S1S0S7S6S5S4CO“0”A7A4A3A0B3B0B7B4(2) 集成加法器的

6、应用 实现实现BCD码加法码加法（以4位二进制为例） BCD码：大于9或有进位时“加加6修正修正” 设设C为修正信号为修正信号，则C = C3+Cs9而Cs9的卡诺图如右图所示：1110111111010010110100S3S2S1S0化简可得：Cs9 = S3S2+S3S1所以 C = C3+ S3S2+S3S1修正信号： C = C3+ S3S2+S3S1电路示意：（一片求和，一片修正）S3S2S1S0C3C-1A3A2A1A0B3B2B1B074283S3S2S1S0C3C-1A3A2A1A0B3B2B1B074283&1S3S2S1S0C000A3A2A1A0B3B2B1B0说明：说

7、明： C=1时，0110加到修正片输入端；同时C作为一位一位8421码加法器码加法器的进位信号。解： Y1 = (AB)C = ABC Y2 = AB+(AB)C Y3 = ABC Y4 = AB+(AB)C 所以，(a)、(b)均为全加器全加器。一、加法器二、数值比较器三、编码器四、译码器四、译码器五、数据选择器五、数据选择器六、分配器数值比较器数值比较器：对两个位数相同的二进制整数进行数值比较，判定其大小大小关系。1、1位数值比较器2、4位数值比较器3、级联扩展 比较两个1位二进制数A、B，结果有三种情况：AB，A=B，AB。分别用L、G、M表示。ABLGM0001001001101001

8、1010(2)表达式表达式BAMBABAABBAGBAL (1)真值表真值表 (3) 电路BAMBABAABBAGBAL1&11ABMGL多位比较原理 先比较最高位，在高位相等的条件下取决于低位的比较结果。(2) 逻辑表达式 (注意表达式的意义)012312323301230123123233MGGGMGGMGMMGGGGGLGGGLGGLGLLMG LG (3) 电路实现(略，参看P158)(4) 逻辑符号FAB01230123PQPQCOMPABA0A1A2A3B0B1B2B3FA=BFABA3A0，B3B0是两个相比较的4位二进制数；AB是三个级联输入端；FAB为比较结果输出端。注：注：

9、AB三个级联输入端的优先三个级联输入端的优先级级低低，当，当P=Q 时，输出结果才取决于它们时，输出结果才取决于它们(5) 常见集成数值比较器TTL：7485，74LS85CMOS：C663，CC14585 ，74HC85图 7485逻辑引脚图(1) 串联扩展组成8位数值比较器：01230123PQPQCOMP010A0A1A2A3B0B1B2B3FAB01230123PQPQCOMPA4A5A6A7B4B5B6B7FA=BFAB特点：结构简单，可扩展任何位数，芯片越多，速度越慢。(2) 并联扩展B12A12FAB=010B8A8FAB=010B4A4FAB=010B0A0FAB=010B3F

10、AB=010FA=BA3B2A2B1A1B0A0并行比较，速度较快。一、加法器二、数值比较器三、编码器四、译码器四、译码器五、数据选择器五、数据选择器六、分配器把每一个输入信号转化为对应的编码把每一个输入信号转化为对应的编码，这种组合逻辑电路称为编码器。目前使用的编码器有普通普通编码器和优先优先编码器两类。1、二进制编码器、二进制编码器(1) 3位二进制编码器(2) 3位二进制优先优先编码器(3) 集成8线3线优先编码器2、二、二 十进制编码器十进制编码器(1) 8421BCD码编码器(2) 8421BCD码优先优先编码器3、常见编码、常见编码(1) 3位二进制位二进制编码器 设有一键盘输入电

11、路，8个按键，键按下时，对应输入信号为高电平。要求键按下时能输出相应的编码。k0k1k7I0I1I7VCCY2Y1Y0 键键 码码编码器(1) 3位二进制编码器 约定约定： I0，I1，I7对应的编码分别是000，001，111。I0I7任何时刻有且仅有有且仅有一个输入。k0k1k7I0I1I7VCCY2Y1Y0 键键 码码编码器 真值表真值表I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111(1) 3位二进制编码器 逻辑表达

12、式逻辑表达式1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0654321077543210676432105765321042 IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY 真值表真值表7654IIIIWhy?(1) 3位二进制编码器 逻辑表达式逻辑表达式111100000000110100000010100100000001000100001100000100001000000100100000000

13、1000000000001Y0Y1Y2I7I6I5I4I3I2I1I076321IIIIY（接上页）（接上页）76542IIIIY75310IIIIY(1) 3位二进制编码器 电路电路76321IIIIY76542IIIIY75310IIIIY说明：I0为隐含编码111Y2Y1Y0I7I6I5I4I3I2I1I0 问题：问题： 如果有两个输入信号如I2，I4同时有效，将出现何种输出？(2) 3位二进制优先优先编码器 对输入信号规定不同的优先级，当有多个信号同时有效时，只对优先级高的信号进行编码。 真值表真值表I7I6I5I4I3I2I1I0Y2Y1Y01XX X X X X X11101X X

14、 X X X X110001X X X X X1010001X X X X10000001X X X011000001X X0100000001X00100000001000约定I7的优先级最高，I0最低。(2) 3位二进制优先优先编码器I7I6I5I4I3I2I1I0Y2Y1Y01XXXXXXX11101XXXXXX110001XXXXX1010001XXXX10000001XXX011000001XX0100000001X00100000001000 逻辑表达式逻辑表达式45675676772IIIIIIIIIIY234567345676771IIIIIIIIIIIIIIY4567 III

15、I)( 2334567IIIIIII24534567 IIIIIIII(2) 3位二进制优先优先编码器I7I6I5I4I3I2I1I0Y2Y1Y01XXXXXXX11101XXXXXX110001XXXXX1010001XXXX10000001XXX011000001XX0100000001X00100000001000 逻辑表达式逻辑表达式12345673456756770IIIIIIIIIIIIIIIIY1246346567 IIIIIIIIII 逻辑电路图逻辑电路图略。请参考P164图3.3.5及图3.3.6(3) 集成8线3线优先编码器 以74 / 74LS 148为例。注意：74LS

16、148的输入输出均为低电平有效低电平有效。(反码输出) 74 74LS148LS148的逻辑符号的逻辑符号YEXY2Y1Y0YSSTI7I6I5I4I3I2I1I074LS 148引脚功能说明：I I0 0I I7 7：输入端，低电平有效。Y Y2 2Y Y0 0：编码输出端。STST：选通输入端，片选控制，低电平有效。Y YS S：选通输出端，YS=0表示本片无输入。Y YEXEX：扩展输出端。YEX=0表示本片有输入。STYEXYS(3) 集成8线3线优先编码器 真值表真值表 见 P166 表3.3.4 优先级说明优先级说明手册规定： I7优先权最高 I0优先权最低 应用应用a. a. 单

17、片应用：单片应用：ST端接地 YEX端悬空用两片74LS148构成16线4线优先编码器。YEXY2Y1Y0YSSTI7I6I5I4I3I2I1I074LS 148(2)YEXY2Y1Y0YSSTI7I6I5I4I3I2I1I074LS 148(1)&Z3Z2Z1Z0YEXYSA15A14A8A7A6A0 当片2的输入端没有信号输入，YEX2=1，YS2=0，片1允许编码。设片1的I5=0，则片1输出为010，因为此时片2输出=111，因此总输出Z3Z2Z1Z0=1010（5的反码）当片2的输入端有信号输入，YS2=1，片1禁止。如此时片2的I5=0，则片2输出为010，YEX2=0,片1输出=

18、111，因此总输出为0010（13的反码）(1) 8421BCD码编码器 设计设计一个8421BCD码编码器略。(过程见课本P167P168) 分析分析一个8421BCD码编码器电路见下页。&1S0S1S2S3S4S5S6S7S8S9VCCY3Y2Y1Y0YEX98983SSSSY765476542SSSSSSSSY763276321SSSSSSSSY97531975310SSSSSSSSSSY98765432109753176327654980 SSSSSSSSSSSSSSSSSSSSSSSSSSYEXS9S8S7S6S5S4S3S2S1S0Y3Y2Y1Y0YEX11111111110000

19、0111111111000001111111110100011111111101100101111111011100111111110111101001111101111101011111011111101101110111111101111101111111110001011111111110011说明：说明： 这是一个8421BCD码编码器，YEX端为扩展输出端，YEX=1表示有信号输入，YEX=0时表示无信号输入，此时输出代码0000为无效代码。(2) 8421BCD码优先编码器 设计过程参看课本P168170。注意几点：注意几点：优先编码真值表与普通编码真值表的不同；逻辑表达式化简的依

20、据；优先级别顺序：I9最高，I0最低。(3) 集成BCD码优先编码器 74147 、74LS147BCD码（8421、余3码，等等）循环码循环码ASCII码参考课本P171P174一、加法器二、数值比较器三、编码器四、译码器四、译码器五、数据选择器五、数据选择器六、分配器译码译码将输入代码转换成特定的输出信号。译码译码编码编码控制信息控制信息分类分类二进制译码器（变量译码器）BCD译码器（代码变换译码器）显示译码器（数字显示译码器）输入输入：n 位二进制代码输出输出：m位输出信号 m=2n译码规则译码规则：对应输入的一组二进制代码有且仅有一个输出端为有效电平，其余输出端为相反电平。常用集成芯片

21、： 74LS139：双双2线线- 4线译码器线译码器 74LS138：3线线- 8线译码器线译码器简化逻辑符号 功能描述：在选通控制端ST有效时，如果信号输入端A1A0=00，则Y0有效；=01时Y1有效。以此类推A1A0=11时Y3有效。当选通端ST无效则芯片被禁止。A1A0STY3Y2Y1Y0139 74LS 21简化逻辑符号74LS138A2A1A0E1E2E3Y0Y1Y7功能描述：在三个选通控制端都有效时，如果信号输入端A2A1A0=000，则Y0有效；001时Y1有效。以此类推A2A1A0=111时Y7有效。任一选通端无效则芯片被禁止。级联扩展：级联扩展：（1）两片74LS138构成

22、4线16线译码器 参见P178图3.3.18级联方法：用一位输入作片选，为0和为1时分别选中其中一片74LS138。（2）3片74LS138构成5线24线译码器 参见P179图3.3.19(a)（3）4片74LS138构成5线32线译码器 参见P179图3.3.19(b)注意掌握：注意掌握： 如何用线选线选的方式进行选片？思考：1、对于有三个片选控制端的74LS138，用线选的方式最多可用多少片74LS138级联？2、试进行6线64线译码（8片74LS138级联）逻辑函数最小项发生器 (详见3.5节)构成1路8路数据分配器作用：将总线来的数字信号输送到不同的下级电路中去。D电路0电路1电路7电

23、路2A2A1A074LS138A2A1A0E1E2E3Y0Y1Y7D10A2A1A0电路0电路1电路7(1) 8421BCD码译码器 真值表真值表（见（见P P180180） 逻辑表达式逻辑表达式 （见（见P P181181）图形化简法，以Y2为例XX10XXXX110110010110100A3A2A1A00122AAAY 逻辑图逻辑图（见（见P P181181图图3.3.203.3.20）(2) 集成8421BCD码译码器7474042042、7474LSLS042042(1) LED数码管 字形图字形图abcdefgDP 驱动方式驱动方式a.共阴极接法（见P185）b.共阳极接法（如下图

24、）输入端低电平有效VCC(1) LED数码管译码器 真值表真值表( (见见P P185185) ) 要理解要理解YaYg取值取值与与字形字形的关系的关系。真值表中YaYg构成的代码称为7段码（常用16进制表示，高位补零） 思考：如果换为共阴极接法，YaYg取值需变换吗？如何变？abcdefgDP 逻辑图逻辑图( (见见P P186186) )(2) 集成显示译码器 有多种规格和品种，如74LS48等。其功能除正常的发光信号外，还增加多个控制功能，如测试（试灯，七段全亮）、灭零（全灭）、无效零消隐等。一、加法器二、数值比较器三、编码器四、译码器四、译码器五、数据选择器五、数据选择器六、分配器功能

25、：根据地址选择码从多路输入数据中选择一路，送到输出。D0D1D2D3YA0A1输输 入入输出输出地址码地址码常用的数据选择器有4选1、8选1、16选1等多种类型。下面主要以4选1数据选择器为例介绍选择器的原理与应用。(1) 真值表S A1A0D3D2D1D0Y1XXXXXX0000XXX00000XXX11001XX0X0001XX1X1010X0XX0010X1XX10110XXX00111XXX1(2) 逻辑表达式SDAADAADAADAAY) (301201101001(3) 电路&1111111SD0D1D2D3A0A1YSDAADAADAADAAY) (301201101001(1)

26、 74LS153：双4选1数据选择器EN0123MUXD0D3ST Y0G03A0A111537421LS简易符号简易符号EN10123MUXEN20123MUXST11D01D32D02D3ST21Y2Y01G03A0A1符号符号(2) 74LS151：8选1数据选择器符号符号EN0123MUXD0ST Y0G07A0A1124567D7D1W ( Y ) A2(3) 集成选择器的扩展集成选择器的扩展 两片 “8选1” 构成 “16选1” 见P191图3.4.4 “32选1” 的构成方法一方法一： 4片8选1选择器 + 1片2线 4线译码器 (见P192 图3.4.5)方法二方法二： 4片“

27、8选1” + 1片“4选1” (见P193 图3.4.6)(4) 选择器的应用选择器的应用 选择输入信号 (练习: P227题3.11，用选择器实现) 实现时分多路通讯 实现组合逻辑函数 (详见3.5节)一、加法器二、数值比较器三、编码器四、译码器四、译码器五、数据选择器五、数据选择器六、分配器与选择器的功能相反：1输入，多输出输入，多输出电路设计过程略（参看课本P193194）1、 逻辑符号（以逻辑符号（以1路路 4路为例）路为例）DX01G30A0A1Y0Y1Y2Y3D2、集成电路、集成电路 分配器可通过译码器译码器方便地实现： 将分配器的输入端D接在译码器的一个控制输入端上即可。 例 利

28、用数据选择器和分配器实现信息的“并行串行并行”的传送。 电路见下页EN0123MUXD0Y0G07C124567D7D1YENBIN/OCTE2 0G0712Y0Y1Y7&E3 E1 B A8位并行输入8位并行输出串行传输串行传输74LS13874LS151地址码CBA从000至111，再到000，不断循环变化。令X=I7，Y= I0+I1+I2+I3+I4+I5+I6 ，则满足YX 一个重要定理一个重要定理：如果两个逻辑变量X，Y同时满足X+Y=1，XY=0，则有：X+Y=1，XY=0所以654321065432107 IIIIIIIIIIIIIII因此同理可得：765432107IIIIIIIII675432106IIIIIIIII576432105IIIIIIIII476532104IIIIIIIII数电产器大多数选择低电平有效低电平有效的的原因原因： 需要反相器的优良输入输出特性。 低电平输出是灌电流，大电流；高电平输出是拉电流，小电流。 管脚浮置常因结电容的关系产生“伪高电平”输入。低电平有效可有效防止。 避免一上电引脚就全部有效。