通信工程专业综合课程设计范本(doc 53页).doc

1、专业综合课程设计任务书专业综合课程设计任务书 学生姓名：学生姓名： 专业班级：专业班级： 指导教师：指导教师： 工作单位：工作单位： 题题 目目: HDB3: HDB3 码电路测试与码电路测试与 FSK2FSK2 电路设计电路设计 课程设计目的：课程设计目的： 1. 通过对 THEX-1 型综合实验平台的使用，较深入了解通信电路的原理； 2. 掌握通信电路的测试方法和设计实验的方法； 3. 学习利用 EWB 仿真设计简单通信系统的方法； 4. 练习利用 Protel 绘制 PCB 电路的方法； 5. 提高正确地撰写论文的基本能力。 课程设计内容和要求课程设计内容和要求 1. 电路测试：测试 H

2、DB31，HDB32，HDB33，DPLL，PLL 实验电路板。要求详细 分析实验电路的工作原理（说明每个元器件的作用和功能） ，写出测试项目，并 对测试结果作出详细分析；如果电路板不能测出所需要的结果，要分析原因，找 出电路板损坏的部位。 2. 用 EWB 做出 FSK2 的仿真电路， 并测试各点的波形； 要求详细分析电路原理 （说 明每个元器件的作用和功能） ，对测试结果作出详细分析。 3. 用 Protel 绘制 AMDEM2 的 PCB 电路。 4. 查阅不少于 6 篇参考文献。 初始条件：初始条件： 1. THEX-1 型综合实验平台及实验指导书； 2. 示波器，万用表。 3. EW

3、B 和 Protel 软件。 时间安排：时间安排： 第 18 周，安排设计任务； 第 19 周，完成实验测试和仿真电路的设计与测试； 第 20 周，完成 PCB 电路绘制；撰写设计报告，答辩。 指导教师签名：指导教师签名： 20112011 年年 6 6 月月 18 18 日日 系主任（或责任教师）签名：系主任（或责任教师）签名： 20112011 年年 6 6 月月 19 19 日日 武汉理工大学课程设计 目录目录 武汉理工大学课程设计 I 摘要摘要 此次专业课程设计主要分为电路测试部分、电路仿真以及 PCB 的绘制。电路测试 主要测试 HDB3 码、DPLL 数字锁相环，PLL 锁相频率合

4、成器等实验。电路仿真主要 是对 FSK 的进行仿真以及 AMDEM2 的 PCB 的绘制。经过此次课程设计，主要是对所 学的专业课进行整合以及综合应用。 关键词：电路测试仿真、FSK、AMDEM2、PCB 武汉理工大学课程设计 II Abstract The professional curriculum is divided into parts of the circuit testing, circuit simulation and PCB drawing. The main test circuit testing HDB3 ,DPLL,PLL and other experimen

5、ts. Circuit simulation carried out mainly for HDB33 and RECEIVER, simulation and PCB drawing. After the course design, mainly for the study of specialized courses and comprehensive application integration. Key words：circuit testing and simulation、FSK、AMDEM、PCB 武汉理工大学课程设计 3 1 电路调试实验 1.11.1 多级伪随机码发生实验

6、 1.1.1 电路工作原理 （一）电路组成 多级伪随机码发生实验是供给 HDB3、PSK 等实验所需时钟和基带信号。图 1-1 是实验电原理图，由以下电路组成： 1内时钟信号源；2多级分频电路；33 级伪随机码发生电路； 44 级伪随机码发生电路；55 级伪随机码发生电路。 图 1-1(a) 12 U1A 74LS04 34 U1B 74LS04 R2 1K R3 1K C1 0.01u J1 4096K D 12 Q 9 Q 8 CLK 11 1013 PRE CLR U2B 74LS74 +5V CLR 1 CLK 2 P1 3 P2 4 P3 5 P4 6 PE 7 LD 9 TE 10

7、 Q4 11 Q3 12 Q2 13 Q1 14 CO 15 U3 74LS161A CLR 1 CLK 2 P1 3 P2 4 P3 5 P4 6 PE 7 LD 9 TE 10 Q4 11 Q3 12 Q2 13 Q1 14 CO 15 U4 74LS161A CLR 1 CLK 2 P1 3 P2 4 P3 5 P4 6 PE 7 LD 9 TE 10 Q4 11 Q3 12 Q2 13 Q1 14 CO 15 U5 74LS161A 2048K +5V 56 U1C 74LS04 +5V P128K +5V 32K 1312 U1F 74LS04 +5V 8KH 2K 9 10 11

8、8 U8C 74ALS10 C6 680P 4 5 6 U15B 74LS86 CLK 11 D 12 SD 10 CD 13 Q 9 Q 8 U12B 74LS74 CLK 3 D 2 SD 4 CD 1 Q 5 Q 6 U12A 74LS74 CLK 3 D 2 SD 4 CD 1 Q 5 Q 6 U13A 74LS74 +5V+5V+5V +5V+5V CLK 11 D 12 SD 10 CD 13 Q 9 Q 8 U13B 74LS74 +5V +5V CLK 11 D 12 SD 10 CD 13 Q 9 Q 8 U6B 74LS74 +5V +5V 1 2 3 4 5 6 11 1

9、2 8 U14 74LS30 +5V TP1 J1 J3 TP3TP2 J2 CLK-IN TP4 J4 五级伪码五级伪码 TP7 J7 武汉理工大学课程设计 4 图 1-1(b) （二）电路工作原理 1内时钟信号源 内时钟信号源由晶振 J1、电阻 R2和 R3、电容 C1、非门 U1A，U1B 组成，若电路加 电后，在 U1A 的输出端输出一个比较理想的方波信号，输出振荡频率为 4.096MHz，经 过 D 触发器 U2B 进行二分频，输出为 2.048MHz 方波信号。 2三级基准信号分频 设电路的输入时钟信号为 2.048MHz 的方波，由可预置四位二进制计数器（带直接 清零）组成的三级

10、分频电路组成，可逐次分频至 1K 方波。U3、U4、U5的第二引脚为 各级时钟输入端，输入时钟为 2.048MHz、P128KHz、8KH。 33 级伪随机码发生器电路 伪随机序列，也称作 m 序列，它的显著特点是： （a）随机特性； （b）预先可确定 性； （c）可重复实现。 本电路采用带有两个反馈的三级反馈移位寄存器，示意图见图 1-2。若设初始状态 为 111（Q2Q1Q0=111） ，则在 CP 时钟作用下移位一次后，由 Q1与 Q0模二加产生新的 输入 Q=Q0 +Q1=1+1=0，则新状态为 Q2Q1Q0=011。当移位二次时为 Q2Q1Q0=001；当 移位三次为 Q2Q1Q0=

11、100；移位四次后为 Q2Q1Q0=010；移位五次后为 Q2Q1Q0=101；移 位六次后为 Q2Q1Q0=110；移位七次后为 Q2Q1Q0=111；即又回到初始状态 Q2Q1Q0=111。 该状态转移情况可直观地用“状态转移图”表示。见图 1-3。 11 12 13 U7D 74LS86 CLK 11 D 12 SD 10 CD 13 Q 9 Q 8 U9B 74LS74 CLK 3 D 2 SD 4 CD 1 Q 5 Q 6 U9A 74LS74 CLK 3 D 2 SD 4 CD 1 Q 5 Q 6 U10A 74LS74 +5V+5V+5V +5V+5V CLK 11 D 12 S

12、D 10 CD 13 Q 9 Q 8 U10B 74LS74 +5V +5V 1 2 4 5 6 U11A 74LS20 C10 0.1u C11 0.1u C9 0.1u C7 0.1u C5 0.1u C12 0.1u C13 0.1u C14 0.1u C15 0.1u R1 1K D1 LED(O) +5V CLK-IN TP4 J4 四级伪 码 TP6 J6 1 2 3 U7A 74LS86 CLK 11 D 12 SD 10 CD 13 Q 9 Q 8 U5B 74LS74 CLK 3 D 2 SD 4 CD 1 Q 5 Q 6 U5A 74LS74 CLK 3 D 2 SD 4

13、CD 1 Q 5 Q 6 U6A 74LS74 +5V+5V+5V +5V+5V CLK-IN TP4 J4 三级伪 码 TP5 J5 1 2 13 12 U8A 74LS10 C4 0.1u C3 0.1u C2 0.1u +5V 全一码 +5V J9 全零码 GND J8 武汉理工大学课程设计 5 图 1-1（b）上图是实验系统中 3 级伪随机序列码发生器电原理图。从图中可知，这 是由三级 D 触发器和异或门组成的三级反馈移存器。在测量点 PN 处的码型序列为 1110010 周期性序列。若初始状态为全“零”则状态转移后亦为全“零” ，需增加 U8A 三输入与非门“破全零状态” 。 图 1

14、-2 具有两个反馈抽头的 3 级伪随机序列码发生器 图 1-3 状态转移图 44 级伪随机码发生电路 下图是实验系统中 4 级伪随机序列码发生器电原理图。从图中可知，这是由 4 级 D 触发器和异或门组成的 4 级反馈移位寄存器。本电路是利用带有两个反馈抽头的 4 级 反馈移位寄存器，其示意图见图 1-4，在测量点 PN 处的码序列为 1111000100110101。 图 1-4 具有两个反馈抽头的 4 级伪随机序列码发生器 55 级伪随机码发生电路 下图是实验系统中 5 级伪随机序列码发生器电原理图， 从图中可知， 这是由 5 级 D 触发器和异或门组成的 5 级反馈移位寄存器。本电路是利

15、用带有两个反馈抽头（注意， 反馈点是 Q0与 Q2）的 5 级反馈移位寄存器，其示意图见图 1-5，在测量点 PN 处的码 序列为 1111100011011101010000100101100。 图 1-5 具有两个反馈抽头的 5 级伪随机序列码发生器 1.1.2 测试项目 1用 20MHz 双踪示波器观察 TP1、TP2、TP3 三个测试点的波形，并作记录。 Q2Q1Q0 输出 时钟 + 010 100 001 011 111 110 101 武汉理工大学课程设计 6 2用 20MHz 双踪示波器（直流档）观察全零码、全一码、3 级、4 级、5 级伪随机码 的波形，并作记录。 （需给伪码电

16、路接上适合的时钟，可在 TP1、TP2、TP3 中选择） 1.1.3 测试结果与分析 图 1-6 TP1 图 1-7 TP2 图 1-8 TP3 图 1-9 全零码 图 1-10 全一码 图 1-11 3 级伪码 图 1-12 4 级伪码 武汉理工大学课程设计 7 图 1-13 5 级伪码 TP1 是 2MHZ 的方波脉冲信号，TP2 是 32KHZ 的方波脉冲，TP3 是 2K 的方波脉 冲，由于每一级都经过了一个计数器，故输出的波形随着频率的减小越来越稳定。 由输出的 3 级、4 级、5 级伪码看出，输出信码的满足预先期望的码序列 1.21.2 HDB3 编码实验 1.2.1 电路工作原理

17、 编码框图 编码电路接收终端机来的单极性非归零信码，并把这种变换成为HDB3码送往传输信道。编码 部分的原理框图如图35-6所示，各部分功能如下所述： (1) 单极性信码进入本电路，首先检测有无四连“0”码。没有四连“0”时，信码不改变地 通过本电路；有四连“0”时，在第四个“0”码出现时，将一个“1”码放入信号中，取代第四个 “0”码，补入“1”码称为V码。 图35-6 编码部分的原理方框图 （2）取代节选择及补B码电路（取代节判决） 电路计算两个V码之间的“1”码个数，若为奇数，则用000V取代节；若为偶数，则将000V中 的第一个“0”改为“1”，即此时用“B00V”取代节。 武汉理工大

18、学课程设计 8 （3）破坏点形成电路 将补放的“1”码变成破坏点。方法是在取代节内第二位处再插入一个“1”码，使单/双极性 变换电路多翻转一次，后续的V码就会与前面相邻的“1”码极性相同，破坏了交替反转的规律，形 成了“破坏点”。 （4）单/双极性变换电路 电路中的除2电路对加B码、 插入码、 V码的码序计数， 它的输出控制加入了取代节的信号码流， 使其按交替翻转规律分成两路， 再由变压器将此两路合成双极性信号。 本级还形成符合CCITT G703 要求的输出波形。 5编码电原理图如图35-7所示。 图35-7 HDB3编码电原理图 图35-7给出了典型的HDB3编码电路：在同步时钟的作用下，

19、输入的NRZ码流经过HDB3编码电 路输出两路单极性码，这两路单极性码再送到“单/双极性变换”电路，产生出双极性归零的HDB3 码。如图35-8所示。 图35-8 单/双极性变换电路 1.2.2 测试项目 “HDB3 编码实验” （HDB32）模块的 J2 输入 2048KHz 时钟信号，J1 依次输入“全一 码” 、 “全零码” 、 “3 级伪码” 、 “4 级伪码” 、 “5 级伪码”及 2048K 时钟的输出状态（各 1213 U1:F 74LS04 56 U1:C 74LS04 1011 U1:E 74LS04 89 U1:D 74LS04 34 U1:B 74LS04 1 2 4 5

20、 6 U2:A 74LS20 1 2 4 5 6 U7:A 74LS20 13 12 10 9 8 U7:B 74LS20 13 12 10 9 8 U2:B 74LS20 D1 4 Q1 2 Q1 3 D2 5 Q2 7 Q2 6 D3 12 Q3 10 Q3 11 D4 13 Q4 15 Q4 14 CLK 9 CLR 1 GND 8 VCC 16 U4 74LS175 +5V CLK 11 D 12 SD 10 CD 13 Q 9 Q 8 U6:B 74LS74 11 12 13 U3:D 74LS00 1 2 3 U3:A 74LS00 4 5 6 U3:B 74LS00 8 9 10

21、 U3:C 74LS00 CLK 13 J 11 K 12 CD 14 SD 10 Q 9 Q 7 U5:B 74LS112 CLK 1 J 3 K 2 CD 15 SD 4 Q 5 Q 6 U5:A 74LS112 4 56 U8:B 74LS126 89 10 U8:C 74LS126 R3 12K B1 C9 10u +5V D1 LED(O) R2 1K +5V TP11 TP2 TP1 TP3 TP4 TP5 TP6 2048KHZ TP7 TP8 TP9 TP10 TP12 C1 0.1u C2 0.1u C3 0.1u C4 0.1u C5 0.1u C6 0.1u C7 0.1

22、u C8 0.1u +5V +5V J1 信码输入信码输入 J2 J3 编码输出编码输出 +5V +5V 武汉理工大学课程设计 9 级伪码时钟确定在 2048KHz） 。 1 “全一码”输入：用 20MHz 双踪示波器检查 TP11 的“全一码”和 TP12 的“全 一码”的 HDB3 编码，编码应符合 AMI 码的编码规则。 2 “全零码”输入：用 20MHz 双踪示波器检查 TP11 的“全零码”和 TP12 的“全 零码”的 HDB3 编码，编码应符合 HDB3 码的编码规则。 3“3 级伪码”输入：用 20MHz 双踪示波器检查 TP11 的“3 级伪码”和 TP12 的“3 级伪码”

23、的 HDB3 编码，编码应符合 AMI 码的编码规则。 4“4 级伪码”输入：用 20MHz 双踪示波器检查 TP11 的“4 级伪码”和 TP12 的“4 级伪码”的 HDB3 编码，编码应符合 AMI 码的编码规则。 5“5 级伪码”输入：用 20MHz 双踪示波器检查 TP11 的“5 级伪码”和 TP12 的“5 级伪码”的 HDB3 编码，编码应符合 HDB3 码的编码规则。 6用“3 级伪码”或“3 级伪码”的 HDB3 编码作对照参考，对 TP1TP12 各测 试点的波形进行观察、记录，并结合逻辑电路进行分析。 1.2.3 测试结果及分析 全一码的 HDB3 编码 全零码的 HD

24、B3 编码 3 级伪码的 HDB3 编码 4 级伪码 HDB3 编码 武汉理工大学课程设计 10 5 级伪码的 HDB3 编码 用“3 级伪码”或“3 级伪码”的 HDB3 编码作对照参考： 武汉理工大学课程设计 11 武汉理工大学课程设计 12 武汉理工大学课程设计 13 武汉理工大学课程设计 14 1.31.3 HDB3 译码实验 1.3.1 电路工作原理 1从HDB3编码原理可知信码的V脉冲总是与前一个非零脉冲同极性。因此，在接收到的脉冲 序列中可以很容易辨认破坏点V，于是断定V符号及前面三个符号必是连“0”符号，从而恢复四个 连“0”码，即可以得到原信息码。HDB3译码的电原理框图如图

25、36-1所示。 图36-1 HDB3码译码原理框图 框图的各部分功能如下： （1）双/单极性变换电路 传输线来的HDB3码加入本电路，输入端与外线路匹配，经变压器将双极性脉冲分成两路单极 性的脉冲。 （2）判决电路 本电路选用合适的判决电平以去除信码经信道传输之后引入的干扰信号。 信码经判决电路之后 成为半占空（请思考为什么要形成半占空码？）的两路信号，相加后成为一路单极性归“0”信码， 送到定时恢复电路和信码再生电路。 （3）破坏点检测电路 本电路输入H+和H-两个脉冲序列。由HDB3编码规则已知在破坏点处会出现相同极性的脉冲， 就是说这时B+和B-不是依次而是连续出现的，所以可以由此测出破

26、坏点。本电路在V脉冲出现的时 刻有输出脉冲。 （4）去除取代节电路 在V码出现的时刻将信码流中的V码及它前面的第三位码置为“0”，去掉取代节之后，再将信 号整形即可恢复原来信码。破坏点检测与去除取代节电路一起完成信码再生功能。 （5）定时恢复电路 由随机序列的功率谱可知，此功率谱中包含连续谱和离散谱。若信号为双极性并且两极性波 形等概率出现时P=1-P，G1(f)=-G2(f)，则在Ps(w)的表达式中后两项为0，没有离散谱存在，这对于 位定时恢复是不利的。所以将信码先整流成为单极性码，再送入位定时恢复电路，用滤波法由信码 提取位定时，这里给出的电路是用线性放大器做成选频放大器来选取定时频率分

27、量。经整流恢复出 的位定时信号用于信码再生电路，使两者同步。 2HDB3 译码电路电原理图如图 36-2 所示。 在图 36-2 的电原理图中，J1 输入来自编码电路的双极性归零 HDB3 码，经过以上五个功能的 处理，在 J2 输出还原后的全占空、单极性不归零的二进制信码，相关的逻辑电路分析和各测试点 的波形记录由读者自行完成。 武汉理工大学课程设计 15 图 36-2 HDB3 译码电路电原理图 1.3.2 测试项目 “HDB3 译码实验” （HDB33）模块的 J1 输入 3 级伪码的 HDB3 编码，用 20MHz 双踪示波器 同时检查 HDB31 模块上的 3 级伪码和 HDB33

28、模块的 TP12（HDB3 译码输出） 。要求波形一致，若 波形不能一致，可微调 B2，使波形一致。 1“全一码”输入：用 20MHz 双踪示波器检查编码板 TP11 的“全一码”、译码板的 TP11 “全一码”HDB3 编码和 TP12，译码应符合 AMI 码的译码规则。 2“全零码”输入：用 20MHz 双踪示波器检查编码板 TP11 的“全零码”、译码板 TP11 的 “全零码”HDB3 编码和 TP12，译码应符合 HDB3 码的译码规则。 3“3 级伪码”输入：用 20MHz 双踪示波器检查编码板 TP11 的“3 级伪码”、译码板 TP11 的“3 级伪码”HDB3 编码和 TP1

29、2，译码应符合 AMI 码的译码规则。 4“4 级伪码”输入：用 20MHz 双踪示波器检查编码板 TP11 的“4 级伪码”、译码板 TP11 的“4 级伪码”HDB3 编码和 TP12，译码应符合 AMI 码的译码规则。 5“5 级伪码”输入：用 20MHz 双踪示波器检查编码板 TP11 的“5 级伪码”、译码板 TP11 的“5 级伪码”HDB3 编码和 TP12，译码应符合 HDB3 码的译码规则。 6用“3 级伪码”或“3 级伪码”的 HDB3 编码作对照参考，对 TP1TP12 各测试点的波形进行 观察、记录，并结合逻辑电路进行分析。 R3 43 R4 2.2K R5 2.2K

30、R6 300 R7 430 R8 47K R9 270 R11 3K B1 TRANS5 D1 4148 D2 4148 12 U7A 74LS04 34 U7B 74LS04 1011 U7E 74LS04 89 U7D 74LS04 11 12 13 U2D 74LS00 8 9 10 U2C 74LS00 1 2 3 U2A 74LS00 C9 0.1u T1 9013 B2 TRANS5 C10 200P D3 4148 D4 4148 C11 0.1u C12 33uF R10 12K 12 U6A 74LS04 12 13 U6F 74LS04 34 U6B 74LS04 56 U

31、6C 74LS04 1 2 3 U3A 74LS00 11 12 13 U3D 74LS00 8 9 10 U3C 74LS00 4 5 6 U3B 74LS00 1 2 4 5 6 U4A 74LS20 10 11 U6E 74LS04 CLK 13 J 11 K 12 CD 14 SD 10 Q 9 Q 7 U5B 74LS112 CLK 1 J 3 K 2 CD 15 SD 4 Q 5 Q 6 U5A 74LS112 89 U6D 74LS04 13 12 10 9 8 U4B 74LS20 D1 4 Q1 2 Q1 3 D2 5 Q2 7 Q2 6 D3 12 Q3 10 Q3 11

32、D4 13 Q4 15 Q4 14 CLK 9 CLR 1 GND 8 VCC 16 U1 74LS175 CLK 3 D 2 SD 4 CD 1 Q 5 Q 6 U8A 74LS74 TP1 TP3 TP4 TP2 TP7 TP6 TP9TP10 TP5 TP8 TP12 TP11 +5V+5V +5V -5V +5V+5V +5V R1 1K R2 1K D5 LED(O) D6 LED(G) +5V-5V C1 0.1u C2 0.1u C3 0.1u C4 0.1u C5 0.1u C6 0.1u C7 0.1u C8 0.1u +5V +5V +5V J2 译码输出译码输出 J1 译

33、码输入译码输入 武汉理工大学课程设计 16 1.3.3 测试结果及分析 （编码板即 HDB32，其 TP11 为信码输入；译码板即 HDB32，其 TP11 为已编译的 HDB3 码，TP12 为译码还原的码形） 全一码： 全零码： 武汉理工大学课程设计 17 3 级伪码： 武汉理工大学课程设计 18 5 级伪码： 用“3 级伪码”或“3 级伪码”的 HDB3 编码作对照参考 武汉理工大学课程设计 19 武汉理工大学课程设计 20 武汉理工大学课程设计 21 武汉理工大学课程设计 22 1.41.4 数字锁相环提取同步信号实验 1.4.1 电路工作原理 位同步锁相法的基本原理和载波同步的类似。

34、 在接收端利用鉴相器比较接收码元和本地产生的位同 步信号的相位，若两者相位不一致（超前或滞后） ，鉴相器就产生误差信号去调整位同步信号的相 位，直到获得准确的位同步信号为止。前面讨论的滤波法原理中，窄带滤波器可以是简单的单调谐 回路或晶体滤波器，也可以是锁相环路。 我们把采用锁相环来提取位同步信号的方法称为锁相法。 下面介绍在数字通信中常采用的数字 锁相法提取位同步信号的原理。 （1）数字锁相 武汉理工大学课程设计 23 数字锁相的原理方框图如图 37-4 所示。 图 37-4 数字锁相原理方框图 它由高稳定度振荡器（晶振） 、分 频器、相位比较器和控制器所组成。 其中，控制器包括图中的扣除门

35、、附 加门和“或门” 。高稳定度振荡器产 生的信号经整形电路变成周期性脉冲， 然后经控制器再送入分频器，输出位 同步脉冲序列。位同步脉冲的相位调 整过程如图 37-5 所示。若接收码元速率 为 F（波特） ，则要求位同步脉冲的重 复速率也为 F（赫） 。这里，晶振的振 荡频率设计在 nF（赫） ，由晶振输出经 整形得到重复频率为 nF（赫）的窄脉 冲图 37-5（a），经扣除门、或门并 n 次分频后，就可得重复速率为 F（赫） 的位同步信号图 37-5（b）。如果接收 图 37-5 位同步脉冲的相位调整 得重复速率为 F（赫）的位同步信号图 37-5（c）。如果接收端晶振输出经 n 次分频后，

36、不能准确 地和收到的码元同频同相，这时就要根据相位比较器输出的误差信号，通过控制器对分频器进行调 整。调整的原理是当分频器输出的位同步脉冲超前于接收码元的相位时，相位比较器送出一超前脉 冲，加到扣除门（常开）的禁止端，扣除一个 a 路脉冲图 37-5（d），这样，分频器输出脉冲的相 位就推后 1/n 周期（360/n） ，如图 37-5（e）所示；若分频器输出的位同步脉冲相位滞后于接收码 元的相位，如何对分频器进行调整呢？晶振的输出整形后除 a 路脉冲加于附加门。附加门在不调整 时是封闭的，对分频器的工作不起作用。当位同步脉冲相位滞后时，相位比较器送出一滞后脉冲， 加于附加门，使 b 路输出的

37、一个脉冲通过“或门” ，插入在原 a 路脉冲之间37-5（f），使分频器 的输入端添加了一个脉冲。于是，分频器的输出相位就提前 1/n 周期37-5（g）。经这样的反复调 整相位，即实现了位同步。 全数字锁相法提取同步信号适用于信码率较低的数字通信电路，一般信码率8Mb/s，本地时 钟频率为 65MHz 左右。原理中的分频系数 M，也称相位调整步长，M 越大，同步误差越小。因此， 数字锁相法提取同步信号其工作频率不能做得很高。但这种方法适用于全数字化实现，具有稳定性 好，容易集成，成本低等优点，并且由于采用全数字化实现，因此免调试，适用批量生产。 1）输入实验电路如图 37-6 示。 武汉理工

38、大学课程设计 24 图 37-6 数字锁相提取同步时钟实验电原理图 输入、 输出脚位分配如图 37-6 所示， CPLD/FPGA 选用 U1， 注意有两路全局时钟分别输入 83P 和 2P，分别为异步 4.096MHz，充当异地时钟。信码发送方的时钟 0.8MHz 引出端为 28P，发送 4 级伪码引出端为 51P，图形下载后可用示波器测试并与仿真波形进行比较。 2）仿真波形如图 37-7 所示。 图 37-7 数字锁相提取同步时钟实验仿真波形 注：H 点可能看不到波形是由于与 I 点相距太远所致，所以有条件的话，用数字存储示波器观测。 3）变换电路“DCFO”模块电原理如图 37-8 所示

39、。 图 37-8 变换电路“DCFO” 模块电原理图 4） “超前”脉冲成形电路“LDELAYGBT”模块电原理如图 37-9 所示。 图 37-9 “超前”脉冲成形电路“LDELAYGBT” 模块电原理图 武汉理工大学课程设计 25 5） “滞后”脉冲成形电路“LDELAY1”模块电原理如图 37-10 所示。 图 37-10 “滞后”脉冲成形电路“LDELAY1”模块电原理图 1.4.2 测试项目 用示波器观察以下各点的波形：TBCLK-8K、NRZ、F、Y、I、X、K、CLK8K、H 1.4.3 测试结果与分析 武汉理工大学课程设计 26 武汉理工大学课程设计 27 武汉理工大学课程设计

40、 28 1.5 锁相频率合成器实验 1.5.1 电路工作原理 锁相频率合成器原理及电路 锁相频率合成器(简称锁相频合或 PLL 频合)锁相频合方框图见图 38-1。 图 38-1 常用的单环锁相频率合成器方框图 图中，PD 为电荷泵鉴相；LF 为环路滤波器；VCO 为压控振荡器(即调频振荡器)，其频率 fv 受控制电压 uc控制而改变，一般有 fv=f0+K0 uc (38-1) f0为固定振荡频率， K0为压控灵敏度(单位 Hz/V 或 rad/S V)； N 为程序分频器， 频比由 CPU 程序设置可变； R 为参考分频器， 将稳定的晶体振荡器频率 fR分频得到参考频率 fr(一般为 5K

41、Hz、 6.25KHz、12.5KHz、25KHz 等)。环路锁定时，PD 两个信号相差为 0 或固定值，则频差为 0，即 fr=ff=fv/N fv=N fr (38-2) 由式 38-2 可见，CPU 程序改变 N 就改变了环路输出频率，且所有频率都具有与晶振频率相同 的准确度与稳定度。由式 38-2 还可见，频道间隔f 最小可以等于 fr，实际值由要求决定，无绳电 话通信系统f=25KHz，若锁相频合 fr=5KHz，则 N 变化间隔N=5。一般锁相频合集成电路包含了 图 38-1 电路框图中除 LF 及 VCO 以外的全部电路，用于无绳电话的电路包含二个这样的电路，分 别用于接收机及发

42、射机，称为双 PLL 频合，如 MC145160、MC145161、MC145162 等。本实验系 统用一片双 PLL 频合 MC145162，构成发射本振 PLL 频合。具体电路图 38-8 所示。 图 38-8 中 U5 为 MC145162 及 PLL 频合 IC， 其参考分频器分频比 R 及发射环路的程序分频器 分频比 N 由 CPU 通过 MC145162 的串口(串行时钟 CLK，1 脚；串行数据 DATA，3 脚；并行锁存 ENB，4 脚)送入。实际选取参考分频器分频比 R=2048，则 10.24MHz/2048=5KHz。 发射环 VCO 是由 Q2、T2 及 D1 等构成的

43、变容二极管调谐改进型电容三点式振荡器。衰减后的 音频调制信号 um加在变容二极管 D1 的下端，环路控制电压 uc 经 R10 加在 D1 的上端，总控制电 武汉理工大学课程设计 29 压 uc=uc -um = uc +(-um)， 忽略括号中的负号并不影响工作原理及性能的分析， 故得到图 38-2 中 VCO 输入端等效电路。VCO 的输出信号分成二路，一路送入 Q1 等构成的功放，功率放大发射出去；另 一路由 MC145162 的 14 脚送入发射环 N 程序分频器， 分频后送发射环 PD 与参考信号鉴相后由 15 脚输出误差电流，流经 R12、C16 及 C17 构成的环路滤波器得到控

44、制电压 uc，由 R13、C14 附加低 通滤波器进一步滤除鉴相纹波后经 R7 送 VCO 变容二极管 D103 的上端。而音频调制信号 um加在 D103 的下端。 当环路设计成载波跟踪环时， uc为直流， 控制 VCO 中心频率使环路锁定； um对 VCO 调频，实现了锁相调频。 图 38-2 发射锁相调频频合器方框图 2 环路参数设计公式 图 38-3 是单端三态电流型电荷泵及外接的环路滤波器电路。图中，二只场效应管工作开关状 态；IP为恒流源；R2、C1为环路滤波器；C2用于滤除鉴相纹波，应选取： 5nar (38-3) 式中，r为环路参考信号角频率；n为环路自然谐振频率；a为 C2所

45、引入的附加低通滤波器 的截止频率，与元件值的关系为： a=1/R2C2 (38-4) 则 C2 在滤除鉴相纹波的同时对环路特性影响较小，环路滤波器特性主要由 R2、C1决定，环 路仍可按照理想二阶环设计，有关设计公式如下。 (1) 环路自然谐振频率 n=IPK0/(2NC1)1/2 (38-5) (2) 环路阻尼系数 =R2C1n/2 (38-6) 要保证环路稳定余量足够大及瞬态响应快应选取 =0.61.0 (38-7) 武汉理工大学课程设计 30 图 38-3 单端三态电流型电荷泵及环路滤波器 (3) 当锁相频合器作为调频发射机的主振时，其电路框图如图 38-2 所示，基带调制信号 um由

46、VCO 前一点注入环路，与环路控制电压 uc 相加后去控制 VCO 的频率。当环路设计成载波跟踪环 时，uc 为直流，um无畸变地到达 VCO 输入端，实现了理想调频。 图 38-2 锁相调频频合器的相位模型如图 38-4 所示。 则基带调制信号 um至 VCO 调制频偏 0 之 间的传递函数为： 图 38-4 锁相调频频合器的相位模型框图 则 式中，He(S)误差传递函数， )j(He为误差频率特性。由式(38-8)可见，一点注入式锁相调频 的调制频率特性)(j 0 /)(jUm为环路的误差频率特性 )j(He乘以常数。 容易导出，理想二阶环误差频率特性的截止频率 C 为： 9)-(38 1

47、) 1(2) 1(2 222 nC 把常用 代入式(9)得表 38-3，可见近似有 10)-(38 10.5 , nC 表 38-1 理想二阶环误差频率特性)j(He截止频率 0.500 0.707 1.000 nC / 0.79 1.00 1.55 故得理想二阶环误差频率特性)j(He如图38-5所示。 图中亦标出基带调制um的频谱Um(j)， 它占据的频带为 L-H。若环路设计成载波跟踪状态即 Ln ，如图 38-5 中所示， 则可见在 Um(j)为非 0 值范围内， 恒有1)j(He，代入式(38-8) 得)(jU K)(j m00 ，求付里 0d0 0 m 0 K KK ),( / )

48、(1(S)U (S) SHK NSsKF K e 8)-(38 )j ( )(jU )(j 0 m 0 e HK 武汉理工大学课程设计 31 叶反变换得)t (U Kdt/d m00 实现了理想调频。 图 38-5 理想二阶环误差频率特性及载波跟踪条件 工程上，为保证一点注入式锁相调频环实现理想调频，应选取： 11)-(38 /3 L n (4) 采用是电荷泵 PD 的锁相频合切换频道后环路捕捉时间 TP的计算分二种情况 L ，式中N/ V ， V 为 VCO 信号在二个频道上的频差，为 VCO 反馈至 PD 信号的频差，N 为环路分频比； L 为在 PD 处观察的环路快捕带。则： 12)-(38 /5 nP TT