2015年电子科技大学考研专业课试题信号与系统和数字电路.pdf

1、共 4 页 第 1 页 电子科技大学电子科技大学 2015 年攻读硕士学位研究生入学考试试题年攻读硕士学位研究生入学考试试题 考试科目：考试科目：836 信号与系统和数字电路信号与系统和数字电路 数字电路部分数字电路部分 一、单项选择题： （每小题一、单项选择题： （每小题 2 分，共分，共 16 分）分） （1） 、若函数=DCBAF,1)15,13,12, 9 , 6 , 5 , 2 , 0(，=DCBAF,2)15,13,10, 9 , 6 , 3 , 2 , 0(， =DCBAF,3)12,10, 5 , 3(，则有（ ） 。 ADFF12= B. 213FFF= C.DFFF213=

2、 D. 213FFF= （注：F2表示 F2取非；F2D表示 F2的对偶式） （2） 、已知XYZXYWZWXZWYF+=，用如图 1.1 所示的“与非异或”电路实现 F，要求两个与非门的输入只能为原变量，则两个与非门的输入分别为（ ）和（ ） 。 A （W，X） ， （Y，Z） B （W，Y） ， （X，Z） C （W，Z） ， （X，Y） D （W，Y） ， （X，Y） （3） 、 X 为 3 位无符号二进制数，Y=X2+X，要实现 Y，至少需要用（ ）片 74x138（三八译码器，输出为低电平有效）和（ ）个与非门。 A （1） ， （4） B （1） ， （5） C （1） ， （6）

3、 D无法实现 （4） 、 某 8 位比较器能够比较输入 P、 Q 的大小，其输出 FP=Q和 FPQ均为低电平有效 （即 P=Q时 FP=Q=0，PQ 时 FPQ=0） 。要产生高电平有效的 FPQ（即 PQ 时 FPQ接到（ ）实现。 A与门 B或门 C与非门 D或非门 （5） 、下列存储单元中，不能用来构成移位寄存器的是（ ） 。 A. 主从式 S-R 触发器 B. T 触发器 C. D 锁存器 D. 边沿触发式 J-K 触发器 （6） 、如图 1.2 所示的地址译码电路，S0_LS7_L 分别接到不同设备的使能端（低电平有效） ，则在 A7A0 为（ ） （用十六进制表示）时，S7 被选

4、中。 A2716 B3716 C4716 D5716 共 4 页 第 2 页 G1ABY074x138Y1Y2Y3Y4Y5Y6Y7CG2AG2BA7A6A5A4A3A2A1A0S7_LS6_LS5_LS4_LS3_LS2_LS1_LS0_L图1.2ABCDX+ZW+YX+ZWZW+ZX+YXYXY图1.3 （7） 、图 1.3 所示的状态图中， （ ）不具有二义性。 A. 状态 A B. 状态 B C. 状态 C D. 状态 D （8） 、已知某时钟同步状态机的状态转移表如表 1.1 所示，该状态机中所用触发器均为上升沿触发，时钟信号 CLK 和输入 X 的输入波形如图 1.4 所示，已知初态

5、为 A，则输出波形正确的是（ ） 。 表1.1 X S 0 1 A B，0 D，1 B C，0 B，1 C D，1 A，0 D B，1 C，0 S*，Z XZCLKCLKXZXZCLKA.B.D.以上均不对 二、逻辑代数（共二、逻辑代数（共 9 分）分） 1、已知ABACDABAF+=， （1） 、求 F 的与或非表达式，其中两个与门的输入均为 3 变量，变量可以为原变量和反变量。（3 分） （2） 、说明该表达式对应的与或非电路有无静态冒险及冒险的类型。 （2 分） 2、证明仙农展开定理：),., 1 (),., 0(),.,(212121nnnXXFXXXFXXXXF+=。 （4 分） 三

6、、组合电路设计（共三、组合电路设计（共 15 分）分） 1、 利用双四选一多路选择器 74x153 实现一个一位全加器， 输入为 X、 Y 和 CIN， 输出为 S （和）和 CO（进位输出） 。若输入 CIN、Y 和输出 S、 CO 与多路选择器 74x153 的连接如图 3.1 所示，确定 74x153 的其它输入脚的连接关系。 （5 分） 或非门 共 4 页 第 3 页 2、说明利用补码进行加法运算时，溢出的判断规则。 （2 分） 3、如图 3.2 所示，用 4 个上面所实现的全加器可以级联成一个 4 位加法器（如图 3.3） 。用这个 4 位的加法器实现两个补码数的加法运算时，高电平有

7、效的溢出标志 OV1 应该如何表示为图 3.2 中变量的函数，写出逻辑表达式。 （2 分） 4、用如图 3.3 所示的 4 位加法器和少量门，设计一个实现 Z=4A-B 运算的组合电路，其中 A、B 为 4 位无符号二进制数，Z 为 6 位无符号二进制数。除 Z 外，该电路还有个高电平有效的溢出标志 OV2。说明设计思路。 （可以不画具体电路图，但必须有详细且明确的关系表达，如逻辑函数表达，器件管脚说明，信号-管脚连接表等） （6 分） 1C02Y74x1531C11C21C32C02C12C22C31Y1GAB2GCINYSCO图3.1XYCINSCOXYCINSCOXYCINSCOXYCI

8、NSCOC0X0Y0X1Y1X2Y2X3Y3C1C2C3C4S0S1S2S3X0Y0X1Y1X2Y2X3Y3S0S1S2S3C4C0图3.2图3.3 四、时序电路分析与设计（共四、时序电路分析与设计（共 20 分）分） 1、 （10 分）分析如图 4.1 所示电路 （1） 、写出当 S=0 和 1 时，计数器芯片 74x163 的计数序列和模值。 （4 分） （2） 、写出组合逻辑函数 F 的最大项列表表达式)(,0, 1,2SQQQF=； （2 分） （3） 、在 S=0 和 1 时，输出的周期序列分别是什么？（4 分） 74x163ABCDENPCLKQACLRLDQBQDQCENTRCO

9、VCCSCLOCK1C02Y74x1531C11C21C32C02C12C22C31Y1GAB2GVCC图4.1Q3Q2Q1Q0 2、 （10 分）设计一个 Mealy 型序列检测器，当输入 X 中连续 5 位码包含 3 个 1，且以 10 开头共 4 页 第 4 页 时，输出 Z=1。序列允许重叠。写出最简状态转移表（图） ，标明每个状态的含义。 比如： X： 0 0 1 1 0 0 1 1 0 1 1 0 1 0 1 0 1 1 1 Z： 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 0 附：题中器件功能表 74x163同步清零、同步置数 4 位二进制加计数器 输

10、入 当前状态 下一状态 输出 CLR_L LD_L ENT ENP QDQCQBQA QD*QC*QB*QA* RCO 0 X X X X XXX 0 0 0 0 0 1 0 X X X XXX DCBA 0 1 1 0 X QDQCQBQA QDQCQBQA 0 1 1 X 0 QDQCQBQA QDQCQBQA 0 1 1 1 1 0 0 0 0 0 0 0 1 0 1 1 1 1 0 0 0 1 0 0 1 0 0 1 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 1 74x153双四选一多路选择器 输入 输出 G B A Y 1 X X 0 0 0 0 C0 0 0 1 C1 0 1 0 C2 0 1 1 C3