verilog语法PPT教学课件.ppt

1、2020/12/101Verilog HDL设计方法简介算法实现用于数字信号传输中所必需的滤波、变换、加密、解密、编码、解码、纠检错、压缩、解压缩等操作。硬线逻辑 由与门、或门、非门、触发器、多路器等基本逻辑部件造成的逻辑系统。从算法设计到硬线逻辑的实现2020/12/102传统处理器的问题算法问题研究并行快速算法电路实现问题设计并研制具有并行结构的数字和计算逻辑结构。电路实现的两个方向： FPGA专用集成电路Verilog HDL建模、仿真、综合和全面验证。2020/12/103什么是复杂的数字逻辑系统？嵌入式微处理机系统数字信号处理系统高速并行计算逻辑 高速通信协议电路高速编码/解码、加密

2、/解密电路复杂的多功能智能接口门逻辑总数超过几万门达到几百甚至达几千万门的数字系统2020/12/104有哪几种硬件描述语言？各有什么特点？2020/12/105Verilog HDL 的建模方式即：模块的描述方式：行为级建模模块内部只包括过程块和连续赋值语句，而不包括实例调用语句和基本元件实例调用语句。RTL级属于行为级结构级建模模块内部只包括实例调用语句。包括门级和开关级行为级与结构级混合建模两者兼而有之2020/12/106Verilog HDL 的抽象级别2020/12/107Verilog HDL 的抽象级别2020/12/108抽象级别和综合与仿真的关系2020/12/109Ver

3、ilog程序结构一个完整的电路系统由若干模块构成一个模块可由若干子模块构成模块类比C语言函数是verilog的基本单位描述么个功能或结构，以及与其他模块的通信接口一个模块是相对独立的功能体，一般通过高层模块调用其他模块的实例构成系统模块是并行运行的Module 模块名(端口列表);endmodule端口定义:Input 输入端口Output输出端口Inout输入/输出端口数据类型说明:RegWireparameter逻辑功能定义:AssignAlwaysFunctionTask2020/12/1010Verilog程序结构2020/12/1011verilogHDL语法要素语言要素注释、间隔符

4、、标识符、关键字、运算符数据类型名字空间表达式模块结构级行为级代码风格2020/12/1012verilogHDL数据类型数据值0、1、x、z数据类型网络（wire )变量（reg ）只有reg和integer可综合reg只能在initial或always内被赋值Verilog中将reg视为无符号数，而integer视为有符号数。因此，进行有符号操作时使用integer,使用无符号操作时使用reg。 参数parameter向量指定了长度的wire或reg称为矢量（否则为标量）多维向量：wire型（结构化描述）；reg型（行为化描述）存储器：reg型向量向量的可访问性2020/12/101320

5、20/12/1014Verilog中reg与wire的不同点aout2BUFFbINVout12020/12/1015Verilog中reg与wire的不同点dout2AND2i1clkout1D QDFF2020/12/1016verilogHDL名字空间2020/12/1017verilogHDL语言表达式操作符算术、关系、相等关系、逻辑、按位、归约、移位、条件、连接、复制延迟表达式表达式位宽2020/12/1018Verilog HDL模块的结构 and #1 u3(selb,b,sl);2020/12/1019Verilog HDL模块中的逻辑表示在Verilog 模块中有三种方法可以

6、生成逻辑电路： - 用 assign 语句： assign cs = ( a0 & a1 & a2 ) ; - 用元件的实例调用： and2 and_inst ( q, a, b); - 用 always 块： always (posedge clk or posedge en) begin if (clr) q= 0; else if (en) q= d; end2020/12/1020并行和顺序逻辑关系的表示如在模块中逻辑功能由下面三个语句块组成 ： assign cs = ( a0 & a1 & a2 ) ; / -1 and2 and_inst ( qout, a, b); / -2

7、always (posedge clk or posedge clr) /-3 begin if (clr) q= 0; else if (en) q= d; end1、2、3三条语句是并行的，它们产生独立的逻辑电路；而在 always 块中: begin与end之间是顺序执行的。2020/12/1021outabslselbselansl只有实例调用Module tan (out, a, b, sl);input a,b,sl;output out;not u1(ns1,sl); and #1 u3(selb,b,sl);and #1 u2(sela,a,nsl); or #2 u4(out

8、,sela,selb);endmodule2020/12/1022行为级aout2BUFFbINVout12020/12/1023行为级模块描述语句过程语句过程语句Initial语句不能被综合带延时控制的语句带顺序过程的语句（beginend）只执行一次Always语句敏感信号为组合逻辑的语句敏感信号为时钟沿的语句（时序逻辑）语句则不断重复执行2020/12/1024行为级模块描述语句语句块语句块将两条或更多条语句合成语法结构上相当于一条语句的机制。顺序语句块（begin end）语句按顺序一次执行并行语句块（fork join）块内语句并发执行2020/12/1025行为级模块描述语句赋值语

9、句赋值语句门基元赋值语句连续赋值语句（assign）针对组和逻辑过程赋值语句（只出现在always语句中 ）阻塞赋值语句（=）首先计算右边的值，然后立即赋给左边顺序块内的语句依次执行，并行块内语句并行执行多用于行为仿真和时序仿真非阻塞赋值语句（=）在beginend顺序块中，语句间并发执行仿真中，先计算右边的值，在时钟沿统一赋值给左边2020/12/1026Verilog中两种不同的赋值语句clkDFFcD QD QabDFF2020/12/1027Verilog中两种不同的赋值语句clkDFFcD Qab2020/12/1028两种不同的赋值语句区别要点。2020/12/1029两种不同的赋

10、值语句区别要点阻塞赋值和非阻塞赋值就该赋值本身是没有区别的，只是对后面的语句有不同的影响。建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。过程性赋值的赋值对象有可能综合成wire,latch,和flip-flop，取决于具体状况。如，时钟控制下的非阻塞赋值综合成flip-flop。过程性赋值语句中的任何延时在综合时都将忽略。建议同一个变量单一地使用阻塞或者非阻塞赋值。 2020/12/1030行为级模块描述语句分支语句语句是verilog中的高级程序语句来源于CIf_else分支控制语句单分支、双分支、嵌套Case分支控制语句执行第一个匹配项，各匹配项不需要互斥表达式不一定是常量

11、表达式2020/12/1031行为级模块描述语句循环语句循环语句forever循环repeat循环while循环for循环2020/12/1032关于调用实例调用实例调用函数调用函数调用任务调用任务调用2020/12/1033组合逻辑设计要点2020/12/1034组合逻辑设计要点2020/12/1035组合逻辑设计要点2020/12/1036时序逻辑设计要点2020/12/1037时序逻辑设计要点task do_state_1; begin if Condition_Is_True Switch_Proper_Control_Logic; Prepare_For_Next_State; el

12、se Stay_In_Original_State; end endtasktask do_state_2; begin if Condition_Is_True Switch_Proper_Control_Logic; Prepare_For_Next_State; else Stay_In_Original_State; end endtasktask do_reset; begin Reset_Every_Register; Prepare_For_Next_State; end endtask2020/12/1038verilogHDL代码风格涉及的因素速度和面积功耗涉及的技术逻辑复制

13、和复用计数并行和流水线计数同步和一、异步单元处理技术2020/12/1039有关Verilog HDL的几个重要基本概念综合： 通过工具把用Verilog HDL描述的模块自动转换为用门级电路网表表示的模块的过程。寄存器传输级Verilog HDL模块：也可称为RTL（Verilog）HDL模块。它是符合特定标准和风格的描述状态转移和变化的 Verilog HDL模块。能用综合器把它转换为门级逻辑。Verilog HDL测试模块： 用Verilog HDL描述的模块，可以用来产生测试信号序列并可以接收被测试模块的信号，用于验证所设计的模块是否能正常运行，往往不可综合成具体门级电路。2020/1

14、2/1040有关Verilog HDL的几个重要基本概念Verilog HDL顶层（测试）模块：同上。布局布线：把用综合器自动生成的门级网表（EDIF）通过运行一个自动操作的布局布线工具，使其与具体的某种FPGA或某种ASIC工艺库器件对应起来，并加以连接的过程。 Verilog HDL后仿真测试模块：同上,但被测试的模块至少是一个门级描述的或用具体FPGA(ASIC)库器件(带时间延迟信息)描述的结构型Verilog HDL 模块。2020/12/1041Verilog模块的种类行为模块2020/12/1042Verilog模块的种类可综合模块2020/12/1043为什么Verilog能支

15、持大型设计2020/12/1044设计项目举例myproject可综合部分 （我们想要设计的逻辑电路部分）：mk_1.v, mk_2.v, mk_3.v, .mk_8.vmk_11.v, mk_12.v , mk_13.v.mk_21.v, mk_22.v, mk_23.v .mk_81.v, mk_82.v, mk_83.v .2020/12/1045设计项目举例myproject外围部分：ww_1.v, ww_2.v, ww_3.v, ww_4.v .激励部分：SG_1.v, SG_2.v .顶层测试模块：包括可综合部分、外围部分、激励部分，还包括测试步骤和输出文件等。2020/12/10

16、46Myproject外围部分这部分逻辑不用综合成电路，但为了验证我们的设计，其行为必须与真实器件完全一致。 下面我们介绍一个简化的RAM模块，我们所设计的电路用到了该RAM, 但电路结构中并不包括这个RAM。2020/12/1047RAM 的 Verilog 模块timescale 1ns/1ns module ram(data, addr, ena, read, write) ; inout 7:0 data; input 9:0 addr; input ena, read,write; reg 7:0 ram8 hff : 0; assign # 20 data = (read & en

17、a)? ramaddr : 8 hzz;always (posedge write) begin #10 ramaddr = data; endendmodule2020/12/1048激励源的 Verilog 模块timescale 1ns/1nsdefine timeslice 200module sigs (ack,clock,read,write,addr,data);input ack;output clock, read, write;output 15:0 addr;inout 7:0 data;reg clock, read, write;reg 15:0 addr;reg w

18、_r ; /used to record if read or writereg 7:0 DataToRam; /used to stack the data2020/12/1049激励源的 Verilog 模块assign #10 data = (w_r)? hzz : DataToRam;initial begin clock = 0; w_r = 0; DataToRam=0;addr = 16 h 0000 ; endalways # ( timeslice/2) clock = clock;2020/12/1050激励源的 Verilog 模块always (posedge ack)

19、 if (w_r = 0) begin #(5*timeslice) write = 1; # (timeslice) write = 0; endelse begin # (5 * timeslice) read = 1; # (timeslice) read = 0; endalways (posedge ack)begin DataToRam = DataToRam + 2; addr = addr + 1; endendmodule 2020/12/1051激励源的 Verilog 模块。2020/12/1052顶层测试 Verilog 模块timescale 1ns/1nsinclu

20、de 可综合模块.v . . . .include 外围电路.v . . . .include 激励信号.v . . . .module top;wire 连线定义 . . . . Reg 初试化块中寄存器定义 . . . . initial begin 定义波形记录、输入数据文件、记录输出文件 、 监视重要信号、记录重要时刻、设置仿真时间等。 end2020/12/1053顶层测试 Verilog 模块信号模块xh1( .clock( clk), .reset(rst), .ack(ackn) . . . . .); . . . . .可综合模块 mysj1(. clock(clk), re

21、set(rst),.ack(ackn) . . .); . . . . . 外围模块 ram1(.read(rd), .write(wrt), .data(databus) . . .); . . . . .endmodule2020/12/1054不同抽象级别的 HDL 模型系统级 （System Level）算法级 ( Algorithm Level)寄存器传输级 (Register Transfer Level)门级 ( Gate Level)开关级（Switch Level）2020/12/1055可综合的VerilogHDL模型算法级 ( Algorithm Level)部分可综合寄

22、存器传输级 (Register Transfer Level)完全可综合门级 ( Gate Level)完全可综合开关级（Switch Level）用于基本逻辑器件仿真模型的建库2020/12/1056综合工具和要点2020/12/1057仿真和综合工具概述常用的仿真工具：Verilog -XLNC -Verilog ModelSimVeriBestViewLogic. . . . .常用的综合工具 SynplifyExemplarSynopsys ExpressSynopsys Designer. . . . .2020/12/1058综合小结Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。 因些连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽视。 过程性赋值的赋值对象有可能综合成wire,latch,和flip-flop，取决于具体状况。 过程性赋值语句中的任何延时在综合时都将忽略。 通常会将进行运算操作的结果比原操作数扩展一位，用来存放进位或者借位。59PPT教学课件谢 谢 观 看Thank You For Watching