嵌入式系统基础教程第讲时间管理页课件.pptx
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1、2008年6月28日南京大学计算机系 张家界培训1第第7章章 中断、中断、DMA和时间管理和时间管理l本章主要介绍以下内容:l嵌入式中断控制器l嵌入式DMA控制器l嵌入式系统时钟控制和管理l锁相环电路l时钟电源管理器l实时时钟l脉宽调制定时器2008年6月28日南京大学计算机系 张家界培训27.3 嵌入式系统时钟控制和管理嵌入式系统时钟控制和管理l嵌入式处理器主频时钟来源于锁相器(锁相环)l在时钟电源管理器的控制下,主频时钟按照设定的分频模式被输送到各个硬件部件,以达到使能/禁能各个功能部件以及节省功耗的目的。l实时时钟(RTC,也叫日历时钟)对主频脉冲信号计数,为嵌入式系统提供时钟节拍脉冲信
2、号、计时信号(年/月/日、星期、时/分/秒)和闹钟(告警)信号。l使用主频信号的另外一个外设部件是脉冲宽度调制器(PWM),它可以提供指定占空比的时钟脉冲信号,也可以提供计数定时信号。2008年6月28日南京大学计算机系 张家界培训37.3.1 锁相环锁相环主频信号产生器主频信号产生器l在ARM处理器里,锁相器参考接收到的脉冲信号的频率和相位,输出一个同步时钟信号,即主频信号。l由于锁相器的内部是一个反馈电路,所以常常称为锁相环锁相环。参看下面的结构图。鉴相器环路滤波器受控时钟发生器输出时钟输入脉冲2008年6月28日南京大学计算机系 张家界培训4锁相环的基本结构锁相环的基本结构l锁相环锁相环
3、主要由鉴相器、可调相/调频的时钟发生器器和环路滤波器的三个部分组成,各个部分的工作原理如下。l鉴相器:用于判断锁相器所输出的时钟信号和接收到的晶体震荡脉冲信号中时钟的相差幅度。l可调相/调频的时钟发生器:用于根据鉴相器所输出的信号来适当的调节锁相器内部的时钟输出信号的频率或者相位,使得锁相器完成上述的固定相差功能。l环路滤波器:用于对鉴相器的输出信号进行滤波和平滑,大多数情形下是一个低通滤波器。用于滤除由于数据的变化和其他不稳定因素对整个模块的影响。2008年6月28日南京大学计算机系 张家界培训5S3C44B0X锁相环锁相环( PLL Phase Locked loop)内部模块)内部模块l
4、S3C44B0X的锁相环包括4个基本模块:lVCO 用于产生随直流电压变化的输出频率;lVoltage Controlled Oscillator,电压控制振荡器lDivider P (预分频器 P)将输入频率( Fin )除以CLKCON寄存器里的p分频参数;lDivider M (主分频器 M)将VCO的输出频率除以CLKCON寄存器里的m分频参数,作为PFD(Phase Frequency Detector,相位频率检测器)的输入;lDivider S(后分频器S)将输出频率除以CLKCON寄存器里的S分频参数,即可得Fpllo (PLL模块的输出频率)。2008年6月28日南京大学计算
5、机系 张家界培训6S3C44B0X的锁相环电路方框图的锁相环电路方框图lS3C44B0X的的PLL输出的时钟受控于输出的时钟受控于PLLCON设置设置2008年6月28日南京大学计算机系 张家界培训7S3C44B0X锁相环输出时钟的频率锁相环输出时钟的频率l锁相环输出锁相环输出Fpllo 与锁相环输入与锁相环输入Fin的关系的关系S3C44B0X的PLL模块的输出时钟频率Fpllo和输入参考时钟频率fin的关系由下式决定: Fpllo = (m x Fin) / (p x 2 s ) m = M+ 8,也就是分频器M 的分配值+8p = P+ 2,也就是分频器P的分频值+2 规定:Fpllo大
6、于20MHz ,并且小于66MHz2008年6月28日南京大学计算机系 张家界培训8S3C44B0X的锁相环控制寄存器的锁相环控制寄存器PLLCON位定义位定义寄存器名称地址读写寄存器功能初值PLLCON0 x01D80000可读可写锁相环控制寄存器0 x38080PLLCON寄存器字段字段位置字段描述初值MDIV19:12主分频控制值,M分频系数0 x38PDIV9:4预分频控制值,P分频系数0 x08SDIV1:0后分频控制值,S分频系数0 x02008年6月28日南京大学计算机系 张家界培训9S3C44B0X锁相环输出时钟设置举例锁相环输出时钟设置举例l假定PLL的输入时钟是 Fin=1
7、4.318MHz l要求PLL的输出时钟是Fout=60MHzl则设定PLLCON的三个分频系数字段值为:MDIV=59,即M分频系数为59PDIV=6,即M分频系数为6SDIV=1,即M分频系数为1l验算如下Fout=(59+8)*14,318,000)/(6+2)*21)=59,956,625 =60MHz2008年6月28日南京大学计算机系 张家界培训10S3C44B0X的的66MHz主频信号主频信号设置参数设置参数l假定PLL的输入时钟是 Fin=14.318MHz l要求PLL的输出时钟是Fout=66MHzl则可以把PLLCON的三个分频系数字段值设为:MDIV=66,即M分频系数
8、为66PDIV=6,即M分频系数为6SDIV=1,即M分频系数为1l验算如下Fout=(66+8)*14,318,000)/(6+2)*21)=66,220,750 =66MHz2008年6月28日南京大学计算机系 张家界培训117.3.2 嵌入式系统的时钟管理嵌入式系统的时钟管理l时钟信号发生器(简称时钟发生器)为处理器提供时钟信号。它可以是一个独立的芯片,也可以集成在处理器内部。l前者的例子有80186处理器外接8284时钟发生器,后者的例子有8051单片机、S3C44B0X和S3C2410X等。目前,绝大多数嵌入式处理器的时钟信号发生器以后一种形态存在。2008年6月28日南京大学计算机
9、系 张家界培训12S3C44B0X的时钟电源管理器的时钟电源管理器 lS3C44B0X的内建时钟电源管理器为CPU和外部设备提供时钟信号。可以通过软件来控制该内嵌时钟电源管理器为哪些外部设备模块提供时钟信号,或者切断哪些外部设备的时钟源以减少功耗。l此外,在软件的控制下,时钟电源管理器还能够为嵌入式应用提供五种电源管理模式。 2008年6月28日南京大学计算机系 张家界培训13S3C44B0X的初始时钟脉冲信号的初始时钟脉冲信号lS3C44B0X初始时钟脉冲信号来源有两种可能:用外部晶振来产生,或者直接输入外部时钟。初始时钟源选择取决于引脚OM3:2的状态。具体地讲,由nRESET上升沿时刻的
10、OM3和OM2引脚电平决定。OM3:2=00选择晶体时钟,OM3:2=01选择外部时钟。 2008年6月28日南京大学计算机系 张家界培训14启动时启动时S3C44B0X主频信号的选择主频信号的选择l Although the PLL starts just after a reset, the PLL output can not be used as Fout until the S/W writes valid settings to the PLLCON register. Before this valid setting, the clock from crystal oscill
11、ator or Ext. clock source will be used as Fout directly. Even if the user wants to maintain the default value of PLLCON register, the user should write the same value into PLLCON register.2008年6月28日南京大学计算机系 张家界培训15S3C44B0X的时钟电源管理器的时钟电源管理器 l下图是S3C44B0X的时钟电源管理器内部结构。由端口E的PE0引脚控制MCLK的输出,PCONE的1:0=10选择输出
12、时钟为经过PLL的外部时钟Fpllo, 1:0=11选择输出时钟为Fout,也就是MCLK。2008年6月28日南京大学计算机系 张家界培训16S3C44B0X的电源管理的电源管理l嵌入式处理器的电源管理与它的时钟控制关系密切。S3C44B0X中的电源管理提供如下5种模式,其中有4种与时钟有关。l正常模式(Normal Mode)l空闲模式(Idle Mode)l低速模式(Slow Mode)l停止模式(Stop Mode)l液晶屏的SL_IDLE模式(SL Idle Mode)2008年6月28日南京大学计算机系 张家界培训17S3C44B0X的的正常电源模式正常电源模式l当S3C44B0X
13、工作在正常模式场合,时钟电源管理器提供时钟信号给CPU和各种外设。当所有的外设都开启工作时,处理器所消耗的功耗最大。用户可以通过对CLKCON寄存器的设置来控制外设的操作模式。(参看表7-8)l例如,如果定时器和DMA不需要时钟,则用户可以断开定时器和DMA的时钟供给以降低功耗。 2008年6月28日南京大学计算机系 张家界培训18S3C44B0X的时钟控制寄存器的时钟控制寄存器CLKCON位定义(上)位定义(上)2008年6月28日南京大学计算机系 张家界培训19S3C44B0X的时钟控制寄存器的时钟控制寄存器CLKCON位定义(下)位定义(下)2008年6月28日南京大学计算机系 张家界培
14、训20S3C44B0X电源管理下的省电数据电源管理下的省电数据 I/O部件部件IISIICADCRTCUART电流节省电流节省1.3%1.6%0.7%0.8%3.8%I/O部件部件ZDMA0/1Timer0/5LCDTotalSIO电流节省电流节省2.2%2.2%3.2%16.70.9%关闭I/O模块时,S3C44B0X典型的功耗节省数据(66MHz主频): 2008年6月28日南京大学计算机系 张家界培训21S3C44B0X的空闲模式的空闲模式 l空闲模式。停止对CPU内核的时钟供给,但总线控制器、存储控制器、中断控制器和电源管理模块继续正常运行。保留所有对外部设备的时钟信号供给。在空闲模式
15、下,总功耗不包含CPU内核的功耗。任何中断请求都能够把CPU从空闲模式中唤醒。要退出空闲模式,EINT7:0,或者RTC告警中断,或者其他的中断应当被激活。 2008年6月28日南京大学计算机系 张家界培训22S3C44B0X的低速模式的低速模式(非(非PLL模式)模式)l慢速模式。一种非倍频模式,慢速模式直接采用外部时钟作为S3C44B0X的主工作时钟,而不使用内部倍频器。在这种情况下,功耗的大小仅依赖于外部时钟的频率的大小。PLL部件所消耗的功耗不包含在内。Fout=Fin / (2xSLOW_VAL)当SLOW_VAL0Fout=Fin 当SLOW_VAL=02008年6月28日南京大学
16、计算机系 张家界培训23S3C44B0X的时钟低速控制寄存器的时钟低速控制寄存器 (CLKSLOW)位定义位定义2008年6月28日南京大学计算机系 张家界培训24S3C44B0X的停止模式的停止模式l禁止锁相环电路(PLL)以冻结CPU内核和所有外设的时钟。这时功耗最低,功耗大小仅由S3C44B0X内部的漏电流大小决定,这个电流一般小于10uA。l可以通过外部中断把CPU从停止模式中唤醒。l刚退出停止模式时,只会进入THAW状态(解冻状态,过渡状态解冻状态,过渡状态)。换句话说,用户不可能直接从停止模式返回到正常模式,如下一幅幻灯片所示。2008年6月28日南京大学计算机系 张家界培训25S
17、3C44B0X的的电源管理状态机电源管理状态机2008年6月28日南京大学计算机系 张家界培训26S3C44B0X的停止模式(续的停止模式(续1)l开始进入停止模式时,时钟控制逻辑输出Fin时钟,替代时钟,从Fout经过16个Fin时钟。经过16个Fin时钟之后,Fout停止,S3C44B0X完全进入停止模式。从停止模式发布断电命令到实际进入断电模式的时延可以用以下公式计算:断电时延断电时延=Fin(晶振时钟或者外部时钟)(晶振时钟或者外部时钟)*16l如果S3C44B0X处于低速模式,那么S3C44B0X可立即进入停止模式,因为低速模式的时钟频率比Fin低。2008年6月28日南京大学计算机
18、系 张家界培训27S3C44B0X的停止模式(续的停止模式(续2)lS3C44B0X可以通过外部中断或者RTC告警(闹钟)中断退出停止模式。l在唤醒序列中,晶体振荡器和PLL可能开始运行。同时需要锁定时间来稳定Fout。锁定时间是自动插入的,由电源管理逻辑来设置。锁定期间不提供时钟。开始唤醒序列时需要唤醒中断(告警中断或者外部中断)。2008年6月28日南京大学计算机系 张家界培训28进入停止模式和退出停止模式进入停止模式和退出停止模式的时序的时序2008年6月28日南京大学计算机系 张家界培训29S3C44B0X的液晶屏慢空闲模式的液晶屏慢空闲模式( SL_IDLE模式)模式)lSL_IDL
19、E模式的进入将导致LCD控制器开始工作。在这种情况下,除了LCD控制器在运行,以维持LCD以外,CPU内核和其他外设的时钟都停止了。因此, SL_IDLE空闲模式下的功耗比空闲模式的功耗小。lSL_IDLE模式比空闲模式功耗低。进入SL_IDLE模式之前,必须进入低速模式,而且PLL必须关闭。进入低速模式关闭PLL之后,要向CLKCON寄存器写入0 x46(LCDC使能,IDLE使能, SL_IDLE使能),然后进入SL_IDLE模式。2008年6月28日南京大学计算机系 张家界培训30退出退出S3C44B0X的液晶屏慢空闲模式的液晶屏慢空闲模式l要退出SL_IDLE模式,ENIT7:0,或者
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