7-存储器和阵列结构设计汇总课件.ppt
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- 存储器 阵列 结构设计 汇总 课件
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1、超大规模集成电路基础超大规模集成电路基础20122012存储器和阵列结构设计存储器和阵列结构设计许晓琳许晓琳 ()电子科学与应用物理学院电子科学与应用物理学院合肥工业大学合肥工业大学存储器和阵列结构设计. 2本章重点本章重点1. 存储器的分类和结构存储器的分类和结构2. 只读、非易失性及读写存储器的数据存储单元只读、非易失性及读写存储器的数据存储单元3. 外围电路外围电路灵敏放大器、译码器、驱动器和时序产生灵敏放大器、译码器、驱动器和时序产生器器4. 存储器设计中的功耗和可靠性问题存储器设计中的功耗和可靠性问题存储器和阵列结构设计. 312.1 12.1 引言引言密集的数据存储电路是数字电路或
2、系统设计者的主要考密集的数据存储电路是数字电路或系统设计者的主要考虑之一虑之一将存储单元组成大的阵列,这可以使外围电路的开销最将存储单元组成大的阵列,这可以使外围电路的开销最小并增加存储密度小并增加存储密度本章的意义在于它应用了大量前几章中介绍过的电路技本章的意义在于它应用了大量前几章中介绍过的电路技术术存储器设计可以看成一个高性能、高密度和低功耗电路存储器设计可以看成一个高性能、高密度和低功耗电路的设计实例的设计实例存储器和阵列结构设计. 412.1.1 12.1.1 存储器分类存储器分类时序参数时序参数读出时间读出时间/写入时间写入时间/读周期读周期/写周期写周期Write c y c l
3、 eRead ac c e s sRead ac c e s sRead cy c l eWrite a c c e s sData wr i t t e nData va l i dDATAWRITEREAD存储器和阵列结构设计. 5半导体存储器分类半导体存储器分类Read-Write MemoryNon-VolatileRead-WriteMemoryRead-Only MemoryEPROME2PROMFLASHRandomAccessNon-RandomAccessSRAM DRAMMask-ProgrammedProgrammable (PROM)FIFOShift Register
4、CAMLIFO存储器和阵列结构设计. 612.1.2 12.1.2 存储器总体结构和单元模块存储器总体结构和单元模块Word 0Word 1Word 2WordN22WordN21StoragecellM bitsM bitsN wordsS0S1S2SN22A0A1AK21K5log2NSN21Word 0Word 1Word 2WordN22WordN21StoragecellS0Input-Output(M bits)Intuitive architecture for N x M memoryToo many select signals:N words = N select sign
5、alsK = log2NDecoder reduces the number of select signalsInput-Output(M bits)Decoder存储器和阵列结构设计. 7存储阵列存储阵列Row Dec o d e rBit lin e2L2KWord li n eAKAK1 1AL2 1A0M.2KAK2 1Sense a m p l i f ie rs / DriversColumn d e c o derInput-O u t p u t(M bits)Storage c e l lProblem: ASPECT RATIO or HEIGHT WIDTHAmplif
6、y swing torail-to-rail amplitudeSelects appropriateword存储器和阵列结构设计. 8层次化的存储结构层次化的存储结构优点:优点:1 1、本地字线和位线的长度较短、本地字线和位线的长度较短2 2、快地址只用来激活被寻址的块、快地址只用来激活被寻址的块节省功耗节省功耗Globalamplifi e r / d riv erControlcircuit r yGlobal d a t a bu sBlock s e l e c torBlock 0RowaddressColumnaddressBlockaddressBlockiBlockP2 1I
7、/O存储器和阵列结构设计. 9Subglobal row decoderGlobal row decoderSubglobal row decoderBlock 30Block 31128 K Array Block 0Block 1ClockgeneratorCS, WEbufferI/ObufferY-addressbufferX-addressbufferx1/x4controllerZ-addressbufferX-addressbufferPredecoder and block selectorBit line loadTransfer gateColumn decoderSens
8、e amplifier and write driverLocal row decoderHirose90 例例12.2 12.2 层次化的存储结构层次化的存储结构存储器和阵列结构设计. 10CAMCAM存储器存储器Address D e c ode rData (6 4 b i ts)I/O Buf f e r sCompara n dCAM Arr a y29 words3 64 bit sMaskControl L o g icR/W Add r e s s (9 bits )Command s29 Validi t y B itsPriorit y E n cod er支持支持3种工作
9、模式:读、写和种工作模式:读、写和匹配匹配存储器和阵列结构设计. 11存储器时序存储器时序DRAM DRAM 时序时序多路分时寻址技术多路分时寻址技术AddressbusRASRAS-CAS timingRow Add r e s sAddressBusAddress t r a nsi tioninitiat e s m e mo ry op erationAddressColumn A d d r essCASSRAM SRAM 时序时序自定时技术自定时技术存储器和阵列结构设计. 1212.2 12.2 存储器内核存储器内核只读存储器只读存储器NOR ROM / NAND ROM非易失性读
10、写存储器非易失性读写存储器EPROM / EEPROM / Flash读写存储器读写存储器SRAM / DRAM存储器和阵列结构设计. 1312.2.1 12.2.1 只读存储器只读存储器工作原理工作原理 优缺点比较优缺点比较WLBLWLBL1WLBLWLBLWLBL0VDDWLBLGND二极管二极管ROMROMMOS ROM1MOS ROM1MOS ROM2MOS ROM2图图12.9 ROM12.9 ROM的的1 1和和0 0单元的不同实现方式单元的不同实现方式存储器和阵列结构设计. 14思考题思考题12.1 MOS NOR ROM12.1 MOS NOR ROM阵列阵列确定图确定图12.
11、10的的ROM中存放在地址中存放在地址0、1、2和和3处的数据值处的数据值注意:图中如何使电源线在相邻单元之间共享而减少了它们的用量注意:图中如何使电源线在相邻单元之间共享而减少了它们的用量WL0VDDBL0WL1WL2WL3VbiasBL1Pull-down loadsBL2BL3VDD存储器和阵列结构设计. 15思考题思考题12.2 MOS NOR ROM12.2 MOS NOR ROM存储器阵列存储器阵列确定图确定图12.11的的ROM中存放在地址中存放在地址0、1、2和和3处的数据值处的数据值WL0GNDBL0WL1WL2WL3VDDBL1Pull-up devicesBL2BL3GN
12、D存储器和阵列结构设计. 16ROMROM存储器编程存储器编程存储单元和上拉晶体管尺寸的问题存储单元和上拉晶体管尺寸的问题噪声容限换取性能噪声容限换取性能ACTIVE和和CONTACT编程方式的比较编程方式的比较Cell注意在布线注意在布线GNDGND信号时采用了扩散区信号时采用了扩散区PolysiliconMetal1DiffusionMetal1 on Diffusion存储器和阵列结构设计. 17单元的大部分面积用于位线接触和接地连接单元的大部分面积用于位线接触和接地连接解决方案:采用不同的存储器结构解决方案:采用不同的存储器结构 未被选中的行,字线全部为高电平未被选中的行,字线全部为高
13、电平 WL0WL1WL2WL3VDDPull-up devicesBL 3BL 2BL 1BL 0思考题思考题12.31 MOS NAND ROM12.31 MOS NAND ROM确定图确定图12.13的的ROM中存放在地址中存放在地址0、1、2和和3处的数据值处的数据值存储器和阵列结构设计. 18NAND结构的主要优点结构的主要优点(a) (a) 采用采用Metal-1Metal-1层编程层编程 (b) (b) 采用降低阈值注入采用降低阈值注入CellPolysiliconMetal1DiffusionMetal1 on Diffusion存储器和阵列结构设计. 19思考题思考题12.3
14、NOR12.3 NOR和和NAND ROMNAND ROM的电压摆幅的电压摆幅假设图假设图12.12和图和图12.14中的版图采用我们标准的中的版图采用我们标准的0.25 m CMOS工艺实现,工艺实现, 确定确定PMOS上拉器件的尺寸使最坏情况下上拉器件的尺寸使最坏情况下VOL 1.5V(VDD=2.5V)。这相当。这相当于字线摆幅为于字线摆幅为1V。确定。确定8 8和和512 512阵列的值阵列的值1. NOR ROM因为每次最多只有一个晶体管可以导通,所以因为每次最多只有一个晶体管可以导通,所以VOL的值与阵列尺寸无关,的值与阵列尺寸无关,也与阵列编程无关。也与阵列编程无关。所要求的所要
15、求的PMOS器件的尺寸器件的尺寸(W/L)p=5.242. NAND ROM由于是串联链,由于是串联链, VOL的值与存储器尺寸的值与存储器尺寸(行数行数)及编程都有关及编程都有关对于对于(8 8)阵列:阵列:=0.49对于对于(512 512)阵列:阵列:=0.0077所以,所以,NAND ROMNAND ROM很少用于很少用于8 8行或行或1616行以上的阵列中行以上的阵列中存储器和阵列结构设计. 20思考题思考题12.4 12.4 字线和位线的寄生参数字线和位线的寄生参数考虑考虑512 512阵列的情形阵列的情形1. NOR ROM 字线寄生参数字线寄生参数 线电容和栅电容线电容和栅电容
16、 线电阻线电阻(多晶硅多晶硅) 位线寄生参数位线寄生参数 电阻不起作用电阻不起作用(铝线铝线) 漏电容和栅漏电容漏电容和栅漏电容ROMROM的瞬态性能的瞬态性能瞬态响应的定义瞬态响应的定义存储阵列的大部分延时来自互连寄生参数存储阵列的大部分延时来自互连寄生参数VDDCbitrwordcwordWLBL存储器和阵列结构设计. 212. NAND ROM 字线寄生参数字线寄生参数 同同 NOR ROM 位线寄生参数位线寄生参数 串联晶体管链的电阻串联晶体管链的电阻 漏漏/源和整个栅电容源和整个栅电容VDDCLrwordcwordcbitrbitWLBL存储器和阵列结构设计. 22例例12.5 12
17、.5 一个一个512512 512 NOR ROM512 NOR ROM的传播延时的传播延时1. 含有含有M个单元的分布个单元的分布rc线的字线延时线的字线延时 tword = 0.38(rword cword)M2 = 0.38(17.5 (0.049+0.75)fF)5122 = 1.4ns2. 对于位线,它的响应时间取决于翻转方向。假设有一个对于位线,它的响应时间取决于翻转方向。假设有一个(0.5/0.25)下拉下拉器件和一个器件和一个(1.3125/0.25)上拉晶体管上拉晶体管 Cbit = 512 (0.8+0.009)fF = 0.46pF tHL = 0.69(13k/2|31
18、k/5.25)0.46pF = 0.98ns tHL = 0.69(31k/5.25)0.46pF = 1.87ns说明:字线延时起主要作用。它几乎全部来自多晶线的大电阻说明:字线延时起主要作用。它几乎全部来自多晶线的大电阻利用计算数据和等效模型,可以推导出存储器内核及其部件的传播利用计算数据和等效模型,可以推导出存储器内核及其部件的传播延时的估计值延时的估计值解决字线延时问题解决字线延时问题从两端驱动地址线和采用金属旁路线从两端驱动地址线和采用金属旁路线仔细分割存储器成许多尺寸合适的子块以均衡字线和位线的延时仔细分割存储器成许多尺寸合适的子块以均衡字线和位线的延时存储器和阵列结构设计. 23
19、例例12.6 12.6 一个一个512512 512 512 NAND ROMNAND ROM的传播延时的传播延时1. 字线延时与字线延时与NOR的情况相似的情况相似 tword = 0.38(rword cword)M2 = 0.38(15 (0.049+0.56)fF)5122 = 1.3ns2. 关于位线延时,最坏情况发生在当整个一列除一个单元以外都存放关于位线延时,最坏情况发生在当整个一列除一个单元以外都存放0并且最下面的晶体管导通时。并且最下面的晶体管导通时。(忽略上拉晶体管的影响忽略上拉晶体管的影响) tHL = 0.38 8.7k 0.85fF 5112=0.73 s tLH =
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