IGBT的设计与仿真课件.pptx

1、2022-4-25共17页1IGBTIGBT的设计与仿真的设计与仿真 学生:张斌 指导教师:韩雁教授 2009.1.142022-4-25共17页2主要内容主要内容1.1.研究内容简介研究内容简介2.2.设计指标设计指标3.3.研究设计方案研究设计方案4.4.工艺流程设计工艺流程设计5.5.主要工艺指标主要工艺指标6.6.器件仿真器件仿真7.7.主要器件指标仿真结果主要器件指标仿真结果8.8.结论及说明结论及说明2022-4-25共17页31.1.研究内容简介研究内容简介 IGBT的全称是Insulated Gate Bipolar Transistor，即绝缘栅双极晶体管，它是适应了功率半导

2、体器件的发展而产生的,是一种新型的电力电子器件。 它具有输入阻抗高，通态压降低，速度快，热稳定性好，驱动电路简单，安全工作区宽，电流处理能力强等优点。 三重扩散晶体管的制作方法是指晶体管的集电区、基区、发射区皆由扩散方法获得，便称为三重扩散。现也指使用高温长时间扩散工艺获得结深很深的PN结的过程。 本课题从IGBT的工作原理出发，研究使用三重扩散技术进行高压IGBT生产的可行性,设计工艺流程，借助ISE-TCAD仿真工具进行IGBT器件结构和工艺研究。2022-4-25共17页4元胞结构元胞结构剖面结构剖面结构2022-4-25共17页52.设计指标表1 参数设计值与测试条件参数设计指标测试条

3、件阈值电压3V(2-6V)Vce0.1V击穿电压1200VVge0V最大工作电流 10AVge6V，Vce10V导通电阻3Vge6V，Vce10V2022-4-25共17页63.3.研究设计方案研究设计方案本课题选用ISE-TCAD DIOS进行工艺仿真，选择合适可行的工艺方案，确定正面VDMOS结构的各项工艺参数。把DIOS工艺仿真的器件结构及边界文件导入MDRAW，进行网格优化及器件背面结构的设计。利用解析掺杂分布来模拟背面的三重扩散结构，利用常数掺杂模拟背面注入，然后形成网格。把MDRAW定义的网格导入DESSIS进行器件电学特性的仿真。提取电学特性曲线来判断是否达到所需的结构。根据电学

4、特性曲线，在DIOS和MDRAW中调整工艺参数和器件结构参数直到达到器件结构要求。最后，考虑到器件多项电性指标之间的折衷关系，对整体仿真进行优化，使总体指标达到最优化。2022-4-25共17页74.4.工艺流程设计工艺流程设计N-衬底三重扩散 研磨正面 光刻浓硼区 P阱推进硼离子注入 光刻P阱区 浓硼注入 生长栅氧生长多晶硅P阱推进 光刻 N+区 BPSG回流 淀积BPSGN+区扩散 N区注入 光刻引线孔 蒸镀铝膜 反刻铝 铝合金 芯片测试 背面金属化 背面注入 研磨背面 2022-4-25共17页85.5.主要工艺指标主要工艺指标器件结构器件结构 浓度浓度结深结深P+阳极1E170.4um

5、N+缓冲层1E1620umN-基区1.5E14 94umP-阱5E16 6.4umP+阱5E182.2umN+源区2E191.1um栅氧800APoly1E205000A2022-4-25共17页9表表2 主要工艺步骤与工艺条件列表：主要工艺步骤与工艺条件列表：主要工艺步骤工艺条件衬底，掺P，1.5E14P+阱注入50KeV，掺B，5.0E15P-阱注入100KeV，掺B，4.0E13P-扩散1100，120MinGate Oxide1000，110MinPoly掺P，5000A，1E20N+源区注入50KeV，掺P，1.0E15N+扩散900，20Min2022-4-25共17页106.6.

6、器件仿真器件仿真 使用DIOS进行正面VDMOS结构模拟后，把器件结构导入MDRAW。 其中三重扩散的掺杂分布使用MDRAW中的解析掺杂Gaussian函数进行模拟。 使用高斯方程： 其中扩散长度：2022-4-25共17页11 根据北工大陆秀洪硕士论文的结果：（1）背面三重扩散的残留层厚度越薄、IGBT的功耗就越小；（2）表面掺杂浓度越低，IGBT的功耗就越小；（3）背扩散层的残留层厚度对于IGBT的功耗的影响比背扩散层的表面掺杂浓度要大的多。选取背面残留层厚度为20um，表面浓度1E16。使用高斯方程和扩散长度计算公式算得其扩散长度为：9.76um背面注入使用常数掺杂模拟其结深为：0.4u

7、m，浓度为1E17。2022-4-25共17页127.7.主要器件指标仿真结果主要器件指标仿真结果使用DESSIS进行电性仿真后，使用INSPECT查看仿真后的电性曲线。阈值电压阈值电压：3.20V2022-4-25共17页13 正向击穿电压正向击穿电压： 约1450V2022-4-25共17页14 工作电流计算工作电流计算单个元胞的工作电流约为2.5E-5 A要达到工作电流10A，需要40000个元胞的阵列，也即200200，这样元胞阵列的面积为8mm*8mm。2022-4-25共17页15导通电阻计算：由于ISE-TCAD中的DESSIS只能仿真单个元胞，从单个元胞的斜率可以算出，其单个元胞的电阻为40000，则对于整个元胞阵列来说，其导通电阻约为1。2022-4-25共17页168.8.结论及说明结论及说明 从单个元胞的仿真来看，其结果基本符合当初的设计指标。 设计的元胞阵列面积为8 mm*8 mm，但若考虑边缘的设计，实际面积还要大一些。2022-4-25共17页17thank youthank you！