任意进制计数器构成以及时序逻辑电路设计课件.ppt

1、数字电子技术基础数字电子技术基础阎石主编（第五版）阎石主编（第五版）信息科学与工程学院基础部信息科学与工程学院基础部1四、任意进制计数器的构成方法四、任意进制计数器的构成方法 若已有若已有N进制计数器（如进制计数器（如74LS161)，现在要实现，现在要实现M进制计数器进制计数器6.3.2 计数器计数器NMNM 任意进制计数器任意进制计数器只能用已有的计数器芯片只能用已有的计数器芯片通过通过外电路的不同连接方式实现外电路的不同连接方式实现，即用组合电路产生，即用组合电路产生复位、置位信号得到任意进制计数器。复位、置位信号得到任意进制计数器。【 】内容内容回顾回顾21. MN的情况的情况21（2

2、 2）当）当M为素数时，不能分解为为素数时，不能分解为M1和和M2，采用整体，采用整体清清0/0/整体置数方式。整体置数方式。 首先将两片首先将两片N进制计数器按串行进位方式或并行进进制计数器按串行进位方式或并行进位方式联成位方式联成NN M 进制计数器，再按照进制计数器，再按照MN的置的置零法和置数法构成零法和置数法构成M进制计数器。进制计数器。此方法适合任何此方法适合任何M进制（可分解和不可分解）计数器的构成。进制（可分解和不可分解）计数器的构成。22【例】用【例】用7416074160实现实现100100进制计数器。进制计数器。(1) 并行进位并行进位，M=100=10*10。CLK计数

3、输入计数输入进位输出进位输出111C1 2 3 4 5 61112 131415 16177 89 10Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D323【例】用【例】用7416074160实现实现100100进制计数器。进制计数器。(2) 串行进位串行进位，M=100=10*10。CLK计数输入计数输入？思考：思考：为什么进位端要加一个反相器？为什么进位端要加一个反相器？不加会有什么结果？不加会有什么结果？111Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74

4、160ETRDLDCD0D1D2D3124CLK1 2 3 4 5 61112 131415 16177 89 101819 2021C为什么进位端要加一个反相器？不加会有什么结果？为什么进位端要加一个反相器？不加会有什么结果？C 25【例】用【例】用7416074160实现实现2424进制计数器。进制计数器。整体置零法整体置零法进位输进位输出出COM=24，在，在SM=S24=0010 0100处反馈清零。处反馈清零。CLK计数输入计数输入1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D31126CLKCO1

5、 2 3 4 5 61819 202122 232427【例】用【例】用7416074160实现实现2424进制计数器。进制计数器。整体置数法整体置数法进位输进位输出出COCLK计数输入计数输入1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D311 i=0, M=24，在，在Si+M-1=S23=0010 0011处反馈置零。处反馈置零。28【例】用【例】用7416074160实现实现2424进制计数器。进制计数器。整体置数法整体置数法进位输进位输出出COCLK计数输入计数输入1Q0Q1Q2Q3EPCLK741

6、60ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D311 i=2, M=24，在，在Si+M-1=S25=0010 0101处反馈置零。处反馈置零。129【例】用【例】用7416074160实现实现6363进制计数器。进制计数器。整体置零法整体置零法进位输出进位输出M=63，在，在SM=S63=0110 0011处反馈清零。处反馈清零。CLK计数输入计数输入1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D31130【例】用【例】用7416074160实现实现636

7、3进制计数器。进制计数器。整体置数法整体置数法进位输出进位输出CLK计数输入计数输入1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D311 i=0, M=63，在，在Si+M-1=S62=0110 0010处反馈置零。处反馈置零。31【例】用【例】用7416074160实现实现6363进制计数器。进制计数器。整体置数法整体置数法进位输出进位输出CLK计数输入计数输入1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D311 i=6,

8、 M=63，在，在Si+M-1=S68=0110 1000处反馈置零。处反馈置零。132【例】试利用置零法和置数法由两片【例】试利用置零法和置数法由两片74LS161构成构成53进制加法计数器。进制加法计数器。解：用整体法先将两片解：用整体法先将两片74LS161构成构成256进制进制（1616进制），该进制），该256进制计数器实际为二进制计进制计数器实际为二进制计数器数器(28),6.3.2 计数器计数器注意！注意！故若由故若由74LS161构成构成53进制计数器进制计数器，先要将先要将53化成二进制数码，化成二进制数码，再根据整体置数法或整体置零法实现再根据整体置数法或整体置零法实现53

9、进制。进制。33253 余余 1 K0262 余余 0 K1132 余余 1 K262 余余 0 K332 余余 1 K41转换过程：转换过程：(53)D=( )B例：例：11 0101商为商为02 余余 1 K4034【例】试利用置零法和置数法由两片【例】试利用置零法和置数法由两片74LS161构构成成53进制加法计数器。进制加法计数器。解：若由解：若由74LS161构成构成53进制计数器，其构成的进制计数器，其构成的256进进制实际为二进制计数器制实际为二进制计数器(28),故先要将故先要将53化成二进制数码化成二进制数码6.3.2 计数器计数器（53)D（110101)B（0011 01

10、01)B（1）整体置零法实现）整体置零法实现53进制。（进制。（M=53）BDSR）（0101001153 35利用整体置零法由利用整体置零法由74LS161构成构成53进制加法计数器如进制加法计数器如图所示。图所示。实现从实现从0000 00000000 0000到到0011 01000011 0100的的5353进制计数器进制计数器十进制数十进制数5353对应的二进制数为对应的二进制数为0011 0101 0011 0101 1 0 1 01 1 0 0BDSR）（0101001153 36【例】试利用置零法和置数法由两片【例】试利用置零法和置数法由两片74LS161构构成成53进制加法计

11、数器。进制加法计数器。解：若由解：若由74LS161构成构成53进制计数器，其构成的进制计数器，其构成的256进进制实际为二进制计数器制实际为二进制计数器(28),故先要将故先要将53化成二进制数码化成二进制数码6.3.2 计数器计数器（53)D（110101)B（0011 0101)B（2）整体置数法实现）整体置数法实现53进制。进制。(M=53)作为初态作为初态选定选定00000000)1(0 SB5201000011）（SDL37利用整体置数法由利用整体置数法由74LS161构成构成53进制加法计数器如进制加法计数器如图所示。图所示。EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q

12、074LS161EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074LS1611CLK计数脉冲计数脉冲1由由74LS161构成的构成的5353进制加法计数器进制加法计数器实现从实现从0000 00000000 0000到到0011 01000011 0100的的5353进制计数器进制计数器十进制数十进制数5353对应的二进制数为对应的二进制数为0011 0101 0011 0101 0 0 1 01 1 0 0B5201000011）（SDL38【例】试利用置零法和置数法由两片【例】试利用置零法和置数法由两片74LS161构构成成53进制加法计数器。进制加法计数器。解：若由解：若由74

13、LS161构成构成53进制计数器，其构成的进制计数器，其构成的256进进制实际为二进制计数器制实际为二进制计数器(28),故先要将故先要将53化成二进制数码化成二进制数码6.3.2 计数器计数器（53)D（110101)B（0011 0101)B（2）整体置数法实现）整体置数法实现53进制。进制。(M=53)作为初态作为初态选定选定00100000)2(2 SBSDL）（0110001154 39利用整体置数法由利用整体置数法由74LS161构成构成53进制加法计数器如进制加法计数器如图所示。图所示。实现从实现从0000 00100000 0010到到0011 01100011 0110的的5

14、353进制计数器进制计数器十进制数十进制数5454对应的二进制数为对应的二进制数为0011 01100011 0110 1 0 1 01 1 0 0BSDL）（0110001154 EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074LS161EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074LS1611CLK计数脉冲计数脉冲1由由74LS161构成的构成的5353进制加法计数器进制加法计数器140DC1QQ DC1QDC1QDC1QCLKQ1Q2Q0Q3移位寄存器型计数器电路的一般结构移位寄存器型计数器电路的一般结构反反 馈馈 逻逻 辑辑 电电 路路D0Q Q Q 其反馈电

15、路的表达式为其反馈电路的表达式为 移位寄存器型计数器的结构可表示为图所示的框移位寄存器型计数器的结构可表示为图所示的框图形式。图形式。),.,(1100nQQQFD6.3.2 计数器计数器环形计数器是反馈函数中最简单的一种，其环形计数器是反馈函数中最简单的一种，其D0=Q3五五 、移位寄存器型计数器、移位寄存器型计数器411.环形计数器（环形计数器（P305） 电路如图所示，将移位寄存器首尾相接，则在时电路如图所示，将移位寄存器首尾相接，则在时钟脉冲信号作用下，数据将循环右移。钟脉冲信号作用下，数据将循环右移。6.3.2 计数器计数器42设初态为设初态为Q0Q1Q2Q3=1000,则其状态转换

16、图为则其状态转换图为6.3.2 计数器计数器注：此电路有几种无效循环，而且一旦脱注：此电路有几种无效循环，而且一旦脱离有效循环，则不会自动进入到有效循环离有效循环，则不会自动进入到有效循环中，故此环形计数器不能自启动，必须中，故此环形计数器不能自启动，必须 将电路置到有效循环的某个状态中。将电路置到有效循环的某个状态中。 43DC1QQ DC1QDC1QDC1QCLKQ1Q2Q0Q3能自启动的环形计数器电路能自启动的环形计数器电路反馈逻辑电路反馈逻辑电路Q Q Q 6.3.2 计数器计数器加了反馈逻辑电路的能自启动的环形计数器的电路加了反馈逻辑电路的能自启动的环形计数器的电路 23312201

17、121000)(QDQQDQQDQQQQDQ其状态方程为其状态方程为44则可画出它的状态转换图为则可画出它的状态转换图为6.3.2 计数器计数器有效有效循环循环1.环形计数器结构简单，不需另加译码电路；环形计数器结构简单，不需另加译码电路；2.环形计数器的缺点是没有充分利用电路的环形计数器的缺点是没有充分利用电路的状态。状态。n位移位寄存器组成的环形计数器只位移位寄存器组成的环形计数器只用了用了n个状态，而电路共有个状态，而电路共有2n个状态。个状态。 23312201121000)(QDQQDQQDQQQQDQ45环形计数器的特点环形计数器的特点优点优点: : 电路结构简单电路结构简单缺点缺

18、点: : 没有充分利用电路的状态没有充分利用电路的状态用用n n位移位寄存器组成的环形计数器只用了位移位寄存器组成的环形计数器只用了n n个状态个状态46环扭形计数器（也叫约翰逊计数器），其环扭形计数器（也叫约翰逊计数器），其D0=Q 36.3.2 计数器计数器其状态转换图其状态转换图为为此电路不能自启此电路不能自启动！动！2. 扭环形计数器扭环形计数器47为了实现自启动，则将电路修改成如图所示电路为了实现自启动，则将电路修改成如图所示电路。)(3210 QQQD其中6.3.2 计数器计数器DC1QQ DC1QDC1QDC1QCLKQ1Q2Q0Q3可以自启动的扭环形计数器电路可以自启动的扭环形

19、计数器电路Q Q Q 48其状态转换表为其状态转换表为6.3.2 计数器计数器DC1QQ DC1QDC1QDC1QCLKQ1Q2Q0Q3可以自启动的扭环形计数器电路可以自启动的扭环形计数器电路Q Q Q 496.3.2 计数器计数器a. n位移位寄存器构成的扭环型计数器的有效循环状态位移位寄存器构成的扭环型计数器的有效循环状态为为2n个，比环形计数器提高了一倍个，比环形计数器提高了一倍;b. 在有效循环状态中，每次转换状态只有一个触发器在有效循环状态中，每次转换状态只有一个触发器改变状态，这样在将电路状态译码时不会出现竞争改变状态，这样在将电路状态译码时不会出现竞争冒险现象冒险现象;c. 虽然

20、扭环型计数器的电路状态的利用率有所提高，虽然扭环型计数器的电路状态的利用率有所提高，但仍有但仍有(2n2n )个状态没有利用。个状态没有利用。扭环型计数器的特点扭环型计数器的特点50在数字信号的传输和数字系统的测试中，有时会用到在数字信号的传输和数字系统的测试中，有时会用到一组特定的串行数字信号，如一组特定的串行数字信号，如0001011100010111（时间顺序为（时间顺序为由左而右）等，这种串行数字信号叫做序列信号。由左而右）等，这种串行数字信号叫做序列信号。序列信号发生器是能够循环产生一组或多组序列信号序列信号发生器是能够循环产生一组或多组序列信号的时序电路，它可以用计数器和数据选择器

21、实现，也的时序电路，它可以用计数器和数据选择器实现，也可采用带反馈逻辑电路的移位寄存器构成。可采用带反馈逻辑电路的移位寄存器构成。六、计数器的应用六、计数器的应用 2.2.序列信号发生器序列信号发生器 iiimDY 705100010111（时间顺序为由左而右）（时间顺序为由左而右）0, 176534210DDDDDDDD520, 176532410DDDDDDDD序列信号输出为序列信号输出为 0011011153例、例、 试分析图所示电路的逻辑功能，要求写出电路的输试分析图所示电路的逻辑功能，要求写出电路的输出序列信号，说明电路中出序列信号，说明电路中JK触发器的作用。触发器的作用。序列信号

22、发生器序列信号发生器(计数器的应用）计数器的应用）EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074LS161D0D1D2D3D4D5D6D7A0A1A2YS74LS151JC1KQQ 11Y 1CLKY54解：本例题是一序列信号发生器，解：本例题是一序列信号发生器，74LS161构成构成8进制进制计数器，与计数器，与74LS151构成序列信号输出网络，构成序列信号输出网络，JK触发器触发器起输出缓冲作用，防止输出出现冒险现象。其输出状态起输出缓冲作用，防止输出出现冒险现象。其输出状态表如下表如下6.3.4* 序列信号发生器序列信号发生器(计数器的应用）计数器的应用）EPETCLKD

23、0D1D2D3RDLDCQ1Q2Q3Q074LS161D0D1D2D3D4D5D6D7A0A1A2YS74LS151JC1KQQ 11Y 1CLKY55六、计数器的应用六、计数器的应用 3. 3. 用计数器实现数字频率计用计数器实现数字频率计56六、计数器的应用六、计数器的应用 3. 3. 用计数器实现数字频率计用计数器实现数字频率计57小结小结基本要求：基本要求：1. 掌握掌握74160、 74161各管脚的功能；各管脚的功能；2. 掌握用掌握用74160 、74161实现不同进制的实现不同进制的方法。方法。作业：作业：P350 思考题和习题思考题和习题6-12题、题、6-13题、题、6-1

24、4题题、6-16题题586.4.1 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法步骤：步骤：一一 、逻辑抽象，得出电路的状态转换图或状态转换表、逻辑抽象，得出电路的状态转换图或状态转换表1.分析给定的逻辑问题，确定输入变量、输出变量以分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常取原因（或条件）作为输入逻及电路的状态数。通常取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量；辑变量，取结果作输出逻辑变量；2.定义输入、输出逻辑状态和每个电路状态的含义，定义输入、输出逻辑状态和每个电路状态的含义，并将电路状态顺序编号；并将电路状态顺序编号；3.3.按照题意列出电路的

25、状态转换表或画出电路的状态按照题意列出电路的状态转换表或画出电路的状态转换图。转换图。6.4 时序逻辑电路的设计方法时序逻辑电路的设计方法59二、二、 状态化简状态化简 若两个电路状态在相同的输入下有相同的输出，若两个电路状态在相同的输入下有相同的输出，并且转换到同样的一个状态去，则称这两个状态为等并且转换到同样的一个状态去，则称这两个状态为等价状态价状态。等价状态可以合并，这样设计的电路状态数等价状态可以合并，这样设计的电路状态数少，电路越简。少，电路越简。6.4.1 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法三、三、 状态分配状态分配(状态分配也叫状态编码状态分配也叫状态编码)a

26、.确定触发器的数目确定触发器的数目n ；b.确定电路的状态数确定电路的状态数M ，应满足，应满足2n1M2n;c.进行状态编码，即将电路的状态和触发器状态组合对进行状态编码，即将电路的状态和触发器状态组合对应起来。应起来。60a. 选定触发器的类型；选定触发器的类型；b. 由状态转换图（或状态转换表）和选定的状态编码、由状态转换图（或状态转换表）和选定的状态编码、触发器的类型，写出电路的状态方程、驱动方程和输触发器的类型，写出电路的状态方程、驱动方程和输出方程。出方程。五五 、根据得到的方程式画出逻辑图、根据得到的方程式画出逻辑图六、六、 检查设计的电路能否自启动检查设计的电路能否自启动若电路

27、不能自启动，则应采取下面措施：若电路不能自启动，则应采取下面措施：a. 通过预置数将电路状态置成有效循环状态中；通过预置数将电路状态置成有效循环状态中；b. 通过修改逻辑设计加以解决。通过修改逻辑设计加以解决。四四 、选定触发器的类型，求出电路的状态方程、选定触发器的类型，求出电路的状态方程、驱动方程和输出方程驱动方程和输出方程6.4.1 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法61同步时序逻辑电路设计过程框图如图同步时序逻辑电路设计过程框图如图6.4.16.4.1所示所示。6.4.1 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法62【例【例1】 用用JKJK触发器设计一个

28、六进制同步计数器触发器设计一个六进制同步计数器。 (1)(1)原始状态转换图原始状态转换图 （逻辑抽象）（逻辑抽象）S0S1S2S5S4S3000001(2)(2)状态分配状态分配nnM221 3 n取二进制自然码顺序取二进制自然码顺序得到状态转换图。得到状态转换图。000001010101100011000001根据设计要求，设定状态，画出根据设计要求，设定状态，画出状态转换图。状态转换图。 该状态图不需化简。该状态图不需化简。63000001010101100011000001(3)(3)求方程求方程Q2Q1Q00001111001 XXX/X 100/0101/0000/1011/000

29、1/0010/0XXX/X 填次态卡诺图填次态卡诺图Q2*Q1*Q0*/C的卡诺图的卡诺图64Q2Q1Q00001111001 XXX/X 100/0101/0000/1011/0001/0010/0XXX/X Q2Q1Q00001111001 X 110000X 022012QQQQQQ Q2*的卡诺图的卡诺图Q2*Q1*Q0*/C的卡诺图的卡诺图65Q2Q1Q00001111001 XXX/X 100/0101/0000/1011/0001/0010/0XXX/X Q2Q1Q00001111001 X 000101X 010112QQQQQQ Q1*的卡诺图的卡诺图Q2*Q1*Q0*/C的

30、卡诺图的卡诺图66Q2Q1Q00001111001 XXX/X 100/0101/0000/1011/0001/0010/0XXX/X Q2Q1Q00001111001 X 010110X 00QQ Q0*的卡诺图的卡诺图Q2*Q1*Q0*/C的卡诺图的卡诺图67Q2Q1Q00001111001 XXX/X 100/0101/0000/1011/0001/0010/0XXX/X Q2Q1Q00001111001 X 001000X 02QQC C的卡诺图的卡诺图Q2*Q1*Q0*/C的卡诺图的卡诺图6802QQC 022 ,01QKQQJ 0101 ,2QKQQJ 1 , 100 KJQKQJ

31、Q: 根据根据选用选用J、K触发器触发器022012QQQQQQ 010112QQQQQQ 00QQ 691, 100 KJ02QQC 022,01QKQQJ 0101,2QKQQJ (4)(4)画逻辑图画逻辑图1JC11KC11KFF1FF0Q0Q1CLKC11KFF2CQ21J1J70(5)(5)检查自启动检查自启动将无效状态将无效状态110110和和111111分别代入状态方程和输分别代入状态方程和输出方程，得出方程，得110 111 00000因为因为000000是有效状态，所以电路能自启动。是有效状态，所以电路能自启动。00000101010110001100000111011100

32、71该电路的输入变量为该电路的输入变量为X， 代表输入串行序列，输出变量为代表输入串行序列，输出变量为Z，表示检测结果。表示检测结果。【例【例2】 试用试用JK触发器完成触发器完成“111”序列检测器设计。序列检测器设计。若输入三个连续的若输入三个连续的1输出为输出为1，否则输出为，否则输出为0。(P319)建立原始状态图和原始状态表建立原始状态图和原始状态表S0： 初始状态，初始状态， 表示电路还没有收到表示电路还没有收到1或连续的或连续的1。 S1： 表示电路收到了一个表示电路收到了一个1的状态。的状态。 S2： 表示电路收到了连续两个表示电路收到了连续两个1的状态。的状态。 S3： 表示

33、电路收到了连续三个或三个以上表示电路收到了连续三个或三个以上1的状态。的状态。 72输入输入X101100111011110输出输出Z 000000001000110设电路开始处于初始状态为设电路开始处于初始状态为S0。第一次输入第一次输入1时，由状态时，由状态S0转入转入状态状态S1，并输出，并输出0；若继续输入若继续输入1，由状态，由状态S1转入状转入状态态S2，并输出，并输出0；如果仍接着输入如果仍接着输入1，由状态，由状态S2转转入状态入状态S3，并输出，并输出1；此后若继续输入此后若继续输入1，电路仍停留，电路仍停留在状态在状态S3，并输出，并输出1。电路无论处在什么状电路无论处在什

34、么状态，只要输入态，只要输入0，都应，都应回到初始状态，并输回到初始状态，并输出出0，以便重新计数。，以便重新计数。S0S1S2S31/0X/Z1/01/11/10/00/00/00/0画原始状态图画原始状态图73S0S1S2S31/0X/Z1/01/11/10/00/00/00/0 若两个电路状态在相同的输入若两个电路状态在相同的输入下有相同的输出，并且转换到下有相同的输出，并且转换到同样的一个状态去，同样的一个状态去，则称这两个状态为等价状态。则称这两个状态为等价状态。S 2， S 3为等价态为等价态S0S1S21/0X/Z1/01/10/00/00/0状态化简状态化简74S00/0S10

35、/0X/ZS21/01/10/01/0S0S1S21/0X/Z1/01/10/00/00/0状态化简状态化简75状态分配状态分配该时序电路共有三个状态，采用两个该时序电路共有三个状态，采用两个JK触发器，触发器，取取S0=00, S1=10，S2=11。填次态卡诺图填次态卡诺图000/0100/0X/Z111/01/10/01/0XQ1Q00001111001 11/1 00/010/0XX/X00/000/0XX/X 11/0 Q1*Q0*/C的卡诺图的卡诺图76求状态方程和输出方程求状态方程和输出方程XQ1Q00001111001 11/1 00/010/0XX/X00/000/0XX/X

36、 11/0 00010111XQZXQQXQQXQQXQ XKXQJXKXJ 01011,77检查自启动检查自启动010/01/10010111/0X/ZQ1Q00/00/01/10/01/000010111XQZXQQXQQXQQXQ 78画出逻辑图画出逻辑图XKXQJXKXJ 01011,1JC11K1JC11KFF0ZFF1Q1Q0CLKX00010111XQZXQQXQQXQQXQ 79*6.4.2 时序逻辑电路的自启动设计 在前面的同步时序电路设计中，电路的自启动检在前面的同步时序电路设计中，电路的自启动检查是在最后一步进行的，如果不能自启动，还要返回查是在最后一步进行的，如果不能自

37、启动，还要返回来从新修改设计。如果在设计过程中能够考虑自启动来从新修改设计。如果在设计过程中能够考虑自启动的问题，就可以省略检查自启动这一步骤了。的问题，就可以省略检查自启动这一步骤了。例例6.4.4 设计一七设计一七进制计数器，要求进制计数器，要求它能够自启动。已它能够自启动。已知该计数器的状态知该计数器的状态转换图如图所示。转换图如图所示。解：由所给的状态图得出电路状态转换表表解：由所给的状态图得出电路状态转换表表6.4.1所示所示001100010101110111011/0/0/0/0/0/0/1321QQQ/C七进制计数器的状态转换图七进制计数器的状态转换图80次态的卡诺图为次态的卡

38、诺图为*6.4.2 时序逻辑电路的自启动设计Q1Q2Q33*Q2*Q1*Q001100100001101001100111111110111011101001C0000010状态转化表状态转化表001100010101110111011/0/0/0/0/0/0/1321QQQ/C七进制计数器的状态转换图七进制计数器的状态转换图Q1Q2Q30001111001 011/1 001/0010/0110/0101/0XXX/X100/0 111/0 81次态的卡诺图为次态的卡诺图为*6.4.2 时序逻辑电路的自启动设计Q1Q2Q30001111001 011/1 001/0010/0110/0101

39、/0XXX/X100/0 111/0 82则输出端的状态方程为则输出端的状态方程为 2*31*2323232*1QQQQQQQQQQQ由于进位信号是在由于进位信号是在011011状态译出，故输出方程为状态译出，故输出方程为123QQQC *6.4.2 时序逻辑电路的自启动设计83前面所得的电路状态方程都是没包含前面所得的电路状态方程都是没包含，也就是将它，也就是将它取成取成000,仍是无效状态，电路则不会自启动。即仍是无效状态，电路则不会自启动。即000态态的次态仍为的次态仍为000注意：在上述合并注意：在上述合并1中，如果将中，如果将项圈入，则当作项圈入，则当作1处处理；否则作理；否则作0处

40、理。这就是无形中给无效状态（处理。这就是无形中给无效状态（）指）指定了次态。如果想电路自启动，必须是无效状态的次定了次态。如果想电路自启动，必须是无效状态的次态应改为有效状态。态应改为有效状态。*6.4.2 时序逻辑电路的自启动设计Q1Q2Q30001111001 011/1 001/0010/0110/0101/0XXX/X100/0 111/0 84如果将如果将取成有效状态则电路就会自启动。若取成有效状态则电路就会自启动。若000010，则修改，则修改Q2*的卡诺图，如下图的卡诺图，如下图*6.4.2 时序逻辑电路的自启动设计则电路的状态方程改为则电路的状态方程改为2*3321*23232

41、32*1QQQQQQQQQQQQQQ1Q2Q30001111001 011/1 001/0010/0110/0101/0010/0100/0 111/0 8523231231312321321)()(QKQJQKQQQQJQQKQQJ3232332*32123132221321*213213211323232*1)()()()()()(QQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQ*6.4.2 时序逻辑电路的自启动设计若由若由JK触发器实现，驱动方程为：触发器实现，驱动方程为：86实现的电路如图所示实现的电路如图所示*6.4.2 时序逻辑电路的自启动设计此电路是可以

42、自启动的此电路是可以自启动的1JC11KQQ 1JC11KQQ 1JC11KQQ CCLK逻辑电路图逻辑电路图87它的完整状态转换图它的完整状态转换图如图所示如图所示注：修改输出端逻辑式时，也可以修改其它两端，这注：修改输出端逻辑式时，也可以修改其它两端，这视得到的状态方程最简而定。视得到的状态方程最简而定。注意：注意：在无效状态不止一个的情况下，为保证电路能在无效状态不止一个的情况下，为保证电路能够自启动，必须使每个无效状态都能直接或间接地转够自启动，必须使每个无效状态都能直接或间接地转为某一有效状态。为某一有效状态。*6.4.2 时序逻辑电路的自启动设计001100010101110111011/0/0/0/0/0/0/1321QQQ/C000/088小结小结基本要求：基本要求：掌握同步时序电路的设计方法。掌握同步时序电路的设计方法。作业：作业：P354 题题6-33