基于FPGA的频率计设计课件.ppt

1、1 上课安排：每班在上课安排：每班在4 4周内完成周内完成 第第1 1周上课时间：周上课时间：布置任务要求布置任务要求 第第3 3周上课时间：周上课时间： 设计问题解析设计问题解析 1-41-4周其余时间（周其余时间（1 1、3 3周周一、周二除外）周周一、周二除外）： 实验室周一至周五全天开放（上午实验室周一至周五全天开放（上午, ,下午下午, ,晚晚上），自行到实验室完成设计任务，并签到考核，上），自行到实验室完成设计任务，并签到考核，作品提交值班教师检查并作记录；作品提交值班教师检查并作记录； 第第4 4周周五考试：周周五考试：闭卷上机操作考试闭卷上机操作考试 第第5 5周周五前：周周五

2、前：提交论文设计报告（电子档）提交论文设计报告（电子档）2 4 4周内必须保持至少周内必须保持至少2828学时的实验学时的实验 记录（包括上课记录（包括上课4 4学时）学时）, ,如果实验记录低如果实验记录低于于2828学时，取消考试资格学时，取消考试资格 考试考试5050分必须在分必须在3030分及以上才具有课分及以上才具有课程通过的资格，未过者请参加下学期的大程通过的资格，未过者请参加下学期的大补考（开学前两周），否则只能重修补考（开学前两周），否则只能重修 3实验项目：数字频率计的设计实验项目：数字频率计的设计 指标指标： 1 1、被测输入信号：方波、被测输入信号：方波 2 2、测试频率

3、范围为：、测试频率范围为：10Hz10Hz100MHz 100MHz 3 3、量程分为三档：第一档：闸门时间为、量程分为三档：第一档：闸门时间为1S1S时，最大读数为时，最大读数为999.999KHz999.999KHz 第二档：闸门时间为第二档：闸门时间为0.1S0.1S时，最大读数为时，最大读数为9999.99KHz 9999.99KHz 第三档：闸门时间为第三档：闸门时间为0.01S0.01S时，最大读数为时，最大读数为99999.9KHz99999.9KHz4 4、显示工作方式：、显示工作方式：a a、用六位、用六位BCDBCD七段数码管显示读数。七段数码管显示读数。 b b、采用记忆

4、显示方法、采用记忆显示方法 c c、实现对高位无意义零的消隐。、实现对高位无意义零的消隐。 4实验项目：数字频率计的设计实验项目：数字频率计的设计 要求要求(1) 设计出符合设计要求的解决方案设计出符合设计要求的解决方案(2) 设计出单元电路设计出单元电路(3) 利用利用EDA软件对各单元电路及整体电路进软件对各单元电路及整体电路进 行仿真行仿真(4) 在开发板上实现设计在开发板上实现设计(5) 撰写设计报告撰写设计报告5实验项目：数字频率计的设计实验项目：数字频率计的设计 所需知识所需知识 数字频率计的基本原理数字频率计的基本原理 ISE软件的使用（设计输入、仿真、实现）软件的使用（设计输入

5、、仿真、实现） VHDL的使用的使用 可编程逻辑器件（可编程逻辑器件（FPGA）的一般情况）的一般情况6实验项目：数字频率计的设计实验项目：数字频率计的设计 参考资料参考资料各类数字电路教材、可编程逻辑器件设计教材、各类数字电路教材、可编程逻辑器件设计教材、EDA教材、教材、VHDL教材教材Xilinx公司的可编程逻辑器件手册、公司的可编程逻辑器件手册、ISE软件的使软件的使用手册、开发板的布局布线资料用手册、开发板的布局布线资料7实验项目：数字频率计的设计实验项目：数字频率计的设计 u 频率的概念频率的概念u 频率测量方法频率测量方法u 设计方框图设计方框图u 模块设计模块设计8频率的概念频

6、率的概念 所谓所谓“频率频率”，就是周期性信号在单，就是周期性信号在单位时间位时间(1秒秒)内变化的次数。若在一定的时内变化的次数。若在一定的时间间隔间间隔T内计数，计得某周期性信号的重内计数，计得某周期性信号的重复变化次数为复变化次数为N，则该信号的频率可表达，则该信号的频率可表达为：为：f = N / T9频率测量方法频率测量方法直接测量法直接测量法 被测被测信号信号输入输入闸门闸门计数器计数器放大整形放大整形时基信号时基信号发生器发生器门控门控电路电路TTNfx10TTNNffxx直接测量法误差直接测量法误差 其中其中 xTfNNN11ccffTT称为称为1误差误差称为称为标准频率误差标

7、准频率误差11ccxxTTNNTT周期测量法误差周期测量法误差 其中其中 xTfNNN11称为称为1误差误差ccCcffTT称为称为标准频率误差标准频率误差12设计方框图设计方框图被被测测信信号号输输入入闸门闸门计数器计数器放放大大整整形形门控电路门控电路石英石英振荡器振荡器锁存器锁存器分频器分频器闸门闸门选择选择扫描显示扫描显示控制子系统控制子系统(包括显示译包括显示译码码和扫描控制和扫描控制)闸门闸门选择选择开关开关GateOver被被测测频频率率显显示示GATECLEARLATCH13 分频器的功能是产生所需闸门分频器的功能是产生所需闸门控制信号及扫描时钟信号控制信号及扫描时钟信号 提供

8、的标准信号是提供的标准信号是48MHz 输出四个信号输出四个信号1Hz，10Hz， 100Hz，1KHz u分频器分频器模块设计模块设计 14123 4512 3 4 5 1 2clkinclkout10个个 主要语句：主要语句： if clkinevent and clkin = 1 then if cnt = 5 then cnt = 1; clkout =not clkout; else cnt = cnt + 1; end if; end if;分频器实现原理分频器实现原理例 if clkinevent and clkin=1 then if cnt=10 then cnt=1; el

9、se cnt=cnt+1;end if; end if;end process;clkmid=conv_std_logic_vector(cnt,4);clkout=clkmid(3);15u闸门选择器闸门选择器 实现对输入的几个闸门信号的手动实现对输入的几个闸门信号的手动选择选择输出被选中的闸门信号以及小数点输出被选中的闸门信号以及小数点的控制信号的控制信号DP1，DP2，DP3 模块设计模块设计 主要语句示例：主要语句示例：if se1 = 1 and se10 = 0 and se100= 0 then fref = f1hz; dp1= 0; dp2= 1; dp1= 1;16u测频控

10、制器测频控制器 控制整个频率计各模块的工作时序控制整个频率计各模块的工作时序 产生闸门信号产生闸门信号Gate，锁存信号，锁存信号L Latch以及清零信号以及清零信号Reset 模块设计模块设计 主要语句示例：主要语句示例：if rising_edge(Bsignal) then G1=not G1;end if;if falling_edge(bsignal) thenG2=not G1;end if;gate=G1;latch=G2;17计数器级联：分为同步级联和异步级联计数器级联：分为同步级联和异步级联 同步级联原理图：同步级联原理图：18异步级联原理图：异步级联原理图：19u 锁存器

11、锁存器 实现了对六位计数结果和实现了对六位计数结果和溢出信号溢出信号over的锁存功能的锁存功能 模块设计模块设计 20设计方框图设计方框图被被测测信信号号输输入入闸门闸门计数器计数器放放大大整整形形门控电路门控电路石英石英振荡器振荡器锁存器锁存器分频器分频器闸门闸门选择选择显示显示控制控制(包括显示译包括显示译码码和扫描控制和扫描控制)闸门闸门选择选择开关开关GateOver被被测测频频率率显显示示GATECLEARLATCHdp1dp221u 显示控制显示控制 用频率用频率1KHz的信号实的信号实现对六位已经锁存的计数现对六位已经锁存的计数结果的扫描输出结果的扫描输出 模块设计模块设计 2

12、2精品课件精品课件！23精品课件精品课件！24七段译码小数点控制消隐dpse1se10se100Sel(2:0)led(6:0)Freq_value5(3:0)Freq_value0(3:0)Freq_value3(3:0)Freq_value1(3:0)Freq_value2(3:0)Freq_value4(3:0)数据选择Freq_value0(3:0)Freq_value1(3:0)Freq_value2(3:0)Freq_value3(3:0)Freq_value4(3:0)Freq_value5(3:0)计数器Clk_1khzdp1dp2hide显示控制电路组成：显示控制电路组成：