第五章-组合逻辑电路的VHDL语言描述课件.ppt

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关键词：: 第五组合逻辑电路 VHDL 语言描述课件

资源描述：: 1、第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述第五章第五章 VHDL基本描述语句基本描述语句5.1 基本逻辑门电路5.2 选择器电路5.3 编码器与译码器电路5.4 三态门及总线缓冲器电路5.5 加法器电路5.6 求补器电路5.7 乘法器电路5.8 数值比较器电路5.9 移位器电路第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 5.1 基本逻辑门电路基本逻辑门电路基本门电路用VHDL语言来描述十分方便。为方便起见，在下面的两输入模块中，使用VHDL中定义的逻辑运算符，同时实现一个与门、或门、与非门、或非门、异或门及反相器的逻辑。这些基本逻辑门电路都组织成基
2、本元件的形式，编程时可直接调用。第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 5.1.1 2输入与非门电路输入与非门电路LIBRARY IEEE ; -2输入与非门USE IEEE.STD_LOGIC_1164.ALL ;ENTITY cynand2 ISPORT ( datain1, datain2 : IN STD_LOGIC ; dataout : OUT STD_LOGIC ) ;END ENTITY cynand2 ;ARCHITECTURE behavioral OF cynand2 ISBEGIN dataout dataout dataout dataou
3、t dataout dataout = X ; END CASE ;END PROCESS ;END ARCHITECTURE behavioral_2 ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述仿真波形仿真波形第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 5.1.2 2输入或非门输入或非门LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY cynor2 ISPORT ( datain1, datain2 : IN STD_LOGIC ; dataout : OUT STD_LOGIC ) ;END
4、ENTITY cynor2 ;ARCHITECTURE behavioral OF cynor2 ISBEGIN dataout dataout dataout dataout dataout dataout = X ; END CASE ;END PROCESS ;END ARCHITECTURE behavioral_2 ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述仿真波形仿真波形第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 5.1.3 反相器电路反相器电路LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;EN
5、TITY cynot ISPORT ( datain : IN STD_LOGIC ; dataout : OUT STD_LOGIC ) ;END ENTITY cynot ;ARCHITECTURE behavioral OF cynot ISBEGIN dataout = NOT datain ;END ARCHITECTURE behavioral ;NOTinst4第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY cynot ISPORT ( a, datain : I
6、N STD_LOGIC ; dataout : OUT STD_LOGIC ) ;END ENTITY cynot ;ARCHITECTURE behavioral_2 OF cynot ISBEGINPROCESS ( a, datain ) -RTL描述方式 ,MAX中需要加入时钟aBEGIN IF ( datain = 1 ) THEN dataout = 0 ; ELSE dataout = 1 ; END IF ;END PROCESS ;END ARCHITECTURE behavioral_2 ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述仿真波形仿真波形第
7、第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 5.1.4 2输入异或门电路输入异或门电路 LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY cyxor2 ISPORT ( datain1, datain2 : IN STD_LOGIC ; dataout : OUT STD_LOGIC ) ;END ENTITY cyxor2 ;ARCHITECTURE behavioral OF cyxor2 ISBEGIN dataout dataout dataout dataout dataout dataout = X ; END
8、CASE ;END PROCESS ;END ARCHITECTURE behavioral_2 ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述仿真波形仿真波形第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 5.1.5 2输入同或门电路输入同或门电路 LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY cynxor2 ISPORT ( datain1, datain2 : IN STD_LOGIC ; dataout : OUT STD_LOGIC ) ;END ENTITY cynxor2 ;ARCHIT
9、ECTURE behavioral OF cynxor2 ISBEGIN dataout dataout dataout dataout dataout dataout = X ; END CASE ;END PROCESS ;END ARCHITECTURE behavioral_2 ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述仿真波形仿真波形第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 5.1.6 多输入门电路多输入门电路LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY cyor3 ISPORT
10、( datain1, datain2, datain3 : IN STD_LOGIC ; dataout : OUT STD_LOGIC ) ;END ENTITY cyor3 ;ARCHITECTURE behavioral OF cyor3 ISBEGIN dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout = X ; END CASE ;END PROCESS ;END ARCHITECTURE behavioral_2 ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描
11、述描述 2. 4输入与非门电路输入与非门电路 LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY cynand4 ISPORT ( datain1, datain2 : IN STD_LOGIC ; datain3, datain4 : IN STD_LOGIC ; dataout : OUT STD_LOGIC ) ;END ENTITY cynand4 ;ARCHITECTURE behavioral OF cynand4 ISBEGIN dataout dataout dataout dataout dataout dataout data
12、out dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout = X ; END CASE ;END PROCESS ;END ARCHITECTURE behavioral_2 ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 5.2 数据选择器数据选择器第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 sy0a1b第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 LIBRARY IEEE ; - 2选1数据选择器USE
13、IEEE.STD_LOGIC_1164.ALL ;ENTITY cy2_1mux IS PORT ( datain1, datain2 : IN STD_LOGIC ; sel : IN STD_LOGIC ; dataout : OUT STD_LOGIC ) ;END ENTITY cy2_1mux ; 第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 ARCHITECTURE rtl OF cy2_1mux ISBEGINcy21mux_inst : PROCESS ( datain1, datain2, sel ) BEGIN IF ( sel = 1 ) THEN d
14、ataout = datain1 ; ELSE dataout dataout dataout dataout = 0 ; END CASE ; END PROCESS cy21mux_inst ;END ARCHITECTURE rtl ; 第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述仿真波形仿真波形第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 5.2.2 16选选1选择器选择器GNsel3sel2sel1sel0y1xxxx000000D000001D100010D200011D300100D400101D5001111D15第第5章章组合逻辑电
15、路的组合逻辑电路的VHDLVHDL描述描述 LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY cy16_1mux IS PORT ( gn : IN STD_LOGIC ; datain : IN STD_LOGIC_VECTOR ( 15 DOWNTO 0 ) ; sel : IN STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ; dataout : OUT STD_LOGIC ) ;END ENTITY cy16_1mux ; 第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 ARCHITECTURE rt
16、l OF cy16_1mux ISBEGINc161mux_inst : PROCESS ( gn, datain, sel ) BEGIN IF ( gn = 0 ) THEN IF ( sel = 0000 ) THEN dataout = datain ( 0 ) ; ELSIF ( sel = 0001 ) THEN dataout = datain ( 1 ) ; ELSIF ( sel = 0010 ) THEN dataout = datain ( 2 ) ; ELSIF ( sel = 0011 ) THEN dataout = datain ( 3 ) ; ELSIF ( s
17、el = 0100 ) THEN dataout = datain ( 4 ) ; ELSIF ( sel = 0101 ) THEN dataout = datain ( 5 ) ; ELSIF ( sel = 0110 ) THEN dataout = datain ( 6 ) ;ELSIF ( sel = 0111 ) THEN dataout = datain ( 7 ) ;ELSIF ( sel = 1000 ) THEN dataout = datain ( 8 ) ;ELSIF ( sel = 1001 ) THEN dataout = datain ( 9 ) ;ELSIF (
18、 sel = 1010 ) THEN dataout = datain ( 10 ) ;ELSIF ( sel = 1011 ) THEN dataout = datain ( 11 ) ;ELSIF ( sel = 1100 ) THEN dataout = datain ( 12 ) ;ELSIF ( sel = 1101 ) THEN dataout = datain ( 13 ) ;ELSIF ( sel = 1110 ) THEN dataout = datain ( 14 ) ; ELSE dataout = datain ( 15 ) ;END IF ;ELSE dataout
19、Y Y Y Y Y Y Y Y = 111 ;END CASE ; END PROCESS;end ARCH;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述仿真波形仿真波形第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 10线-4线优先级编码器输入输出A(9) A(8) A(7) A(6) A(5) A(4) A(3) A(2) A(1) A(0) Y(3) Y(2) Y(1) Y(0)0 xxxxxxxxx011010 xxxxxxxx0111110Xxxxxxx10001110 xxxxxx100111110 xxxxx1010111110 xxxx
20、10111111110 xxx110011111110 xx1101111111110 x111011111111101111第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 10线线-4线优先级编码器线优先级编码器 LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY cypriority_encoder ISPORT ( datain : IN STD_LOGIC_VECTOR ( 0 TO 9 ) ; dataout : OUT STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ) ;END ENTITY cyp
21、riority_encoder ; ARCHITECTURE rtl OF cypriority_encoder ISBEGINPROCESS ( datain )第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 BEGINIF ( datain = 1111111111 ) THEN dataout = 1111 ;ELSE IF ( datain (9) = 0 ) THEN dataout = 0110 ; ELSIF ( datain (8) = 0 ) THEN dataout = 0111 ; ELSIF ( datain (7) = 0 ) THEN dataou
22、t = 1000 ; ELSIF ( datain (6) = 0 ) THEN dataout = 1001 ; ELSIF ( datain (5) = 0 ) THEN dataout = 1010 ;ELSIF ( datain (4) = 0 ) THEN dataout = 1011 ; ELSIF ( datain (3) = 0 ) THEN dataout = 1100 ELSIF ( datain (2) = 0 ) THEN dataout = 1101 ;ELSIF ( datain (1) = 0 ) THEN dataout = 1110 ;ELSE dataout
23、 = 1111 ;END IF ;END IF ;END PROCESS ;END ARCHITECTURE rtl ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY cypriority_encoder ISPORT ( datain : IN STD_LOGIC_VECTOR ( 0 TO 9 ) ; dataout : OUT STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ) ;END ENTITY cypriority_encoder ; ARCHIT
24、ECTURE rtl OF cypriority_encoder ISBEGINPROCESS ( datain )BEGINIF ( datain = 1111111111 ) THEN dataout = 1111 ;ELSE IF ( datain (9) = 0 ) THEN dataout = 0110 ; ELSIF ( datain (8) = 0 ) THEN dataout = 0111 ; ELSIF ( datain (7) = 0 ) THEN dataout = 1000 ; ELSIF ( datain (6) = 0 ) THEN dataout = 1001 ;
25、 ELSIF ( datain (5) = 0 ) THEN dataout = 1010 ; ELSIF ( datain (4) = 0 ) THEN dataout = 1011 ; ELSIF ( datain (3) = 0 ) THEN dataout = 1100 ; ELSIF ( datain (2) = 0 ) THEN dataout = 1101 ; ELSIF ( datain (1) = 0 ) THEN dataout = 1110 ; ELSE dataout = 1111 ;END IF ;END IF ;END PROCESS ;END ARCHITECTU
26、RE rtl ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 8线线-3线优先编码器线优先编码器输入输出A(7)A(6)A(5)A(4)A(3)A(2)A(1)A(0)Y(2)Y(1)Y(0)1xxxxxxx11101xxxxxx110001xxxxx1010001xxxx10000001xxx011000001xx0100000001x00100000001000第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 8线线-3线线优先编码器优先编码器LIBRARY ieee; USE ieee.std_logic_1164.ALL; Entity prior
27、ity is port(A : in bit_vector(7 downto 0); Y : out bit_vector(2 downto 0) ); End Entity priority ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 architecture v1 of priority is begin process(I) begin if A(7) = 1 then Y = 111; elsif A(6) = 1 then Y = 110; elsif A(5) = 1 then Y = 101; elsif A(4) = 1 then Y = 100; el
28、sif A(3) = 1 then Y = 011; elsif A(2) = 1 then Y = 010; elsif A(1) = 1 then Y = 001; elsif A(0) = 1 then Y = 000; else Y = “000”; end if; end process; end v1; 第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述仿真波形仿真波形第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 5.3.2 译码器译码器第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 4线线16线译码器真值表线译码器真值表G1N
29、+ G2NDCBAQ15Q0000001111 1111 1111 1110000011111 1111 1111 1101000101111 1111 1111 1011000111111 1111 1111 0111001001111 1111 1110 1111001011111 1111 1101 11110.011110111 1111 1111 11111xxxx1111 1111 1111 1111第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 LIBRARY IEEE ;-4线16线译码器USE IEEE.STD_LOGIC_1164.ALL ;ENTITY
30、cydecoder_4_16 ISPORT ( D, C, B, A : IN STD_LOGIC ; G1N, G2N : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR ( 15 DOWNTO 0 ) ) ;END ENTITY cydecoder_4_16 ; ARCHITECTURE rtl OF cydecoder_4_16 ISSIGNAL temp_datain : STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ;BEGIN temp_datain q q q q q q q q q q q q q q q q q = XXXXX
31、XXXXXXXXXXX ; END CASE ;ELSE q = 1111111111111111 ;END IF ; END PROCESS ;END ARCHITECTURE rtl ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述仿真波形仿真波形第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 4线线10线译码器真值表线译码器真值表十进制数DCBAQ9Q00000011 1111 11101000111 1111 11012001011 1111 10113001111 1111 01114010011 1110 1111.9100101 1111 1
32、11110101011 1111 1111.15111111 1111 1111第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ;ENTITY cybcddecoder_4_10 ISPORT ( D, C, B, A : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR ( 0 TO 9 ) ) ;END ENTITY cybcddecoder_4_10 ; ARCHITECTURE rtl OF cybcddecoder_4_10 ISSIGNAL temp
33、_datain : STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ;BEGIN temp_datain q q q q q q q q q q q = 1111111111 ; END CASE ; END PROCESS ;END ARCHITECTURE rtl ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述仿真波形仿真波形第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 5.4 三态门及总线缓冲电路三态门及总线缓冲电路5.4.1 三态门输入输出选通信号en输入信号datain输出信号dataout0X高阻(Z)100110第第5章章
34、组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 LIBRARY IEEE ; - 用进程里的IF语句来实现USE IEEE.STD_LOGIC_1164.ALL ;ENTITY triple_buffer ISPORT ( datain, en : IN STD_LOGIC ; dataout : OUT STD_LOGIC ) ;END ENTITY triple_buffer ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 ARCHITECTURE tri_method1 OF triple_buffer ISBEGIN PROCESS ( datain, en
35、 ) BEGIN IF ( en = 1 ) THEN dataout = datain ; ELSE dataout dataout dataout = Z ; END CASE ; END PROCESS ;END ARCHITECTURE tri_method3 ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 5.4.2总线缓冲器总线缓冲器1.单向缓冲器第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 LIBRARY IEEE ; -第一种方法用两个进程语句来实现USE IEEE.STD_LOGIC_1164.ALL ;ENTITY single_bu
36、ffer_74244 ISPORT ( en_1, en_2 : IN STD_LOGIC ; datain_1, datain_2 : IN STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ; dataout_1, dataout_2 : OUT STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ) ;END ENTITY single_buffer_74244 ;ARCHITECTURE buffer_74244_method1 OF single_buffer_74244 ISBEGIN第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 met
37、hod1_1 : PROCESS ( datain_1, en_1 )BEGINIF ( en_1 = 0 ) THEN - 选通信号是低电平有效的 dataout_1 = datain_1 ;ELSE dataout_1 = ZZZZ ;END IF ;END PROCESS method1_1 ;method1_2 : PROCESS ( datain_2, en_2 )BEGINIF ( en_2 = 0 ) THEN dataout_2 = datain_2 ;ELSE dataout_2 = ZZZZ ;END IF ;END PROCESS method1_2 ;END ARCHI
38、TECTURE buffer_74244_method1 ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述仿真波形仿真波形第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 2.双向缓冲器双向缓冲器OEDIRdataAdataB01dataAdataB00dataBdataA第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY double_buffer_74245 ISPORT ( oe, dir : IN STD_LOGIC ; dataA, d
39、ataB : INOUT STD_LOGIC_VECTOR ( 7 DOWNTO 0 ) ) ;END ENTITY double_buffer_74245 ; ARCHITECTURE behavioral OF double_buffer_74245 ISSIGNAL outA, outB : STD_LOGIC_VECTOR ( 7 DOWNTO 0 ) ;BEGIN第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 instA_74245 : PROCESS ( oe, dir, dataA ) - 数据从A流向BBEGINIF ( ( oe = 0 ) AND ( di
40、r = 1 ) ) THEN outB = dataA ;ELSE outB = ZZZZZZZZ ;END IF ;dataB = outB ;END PROCESS instA_74245 ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 instB_74245 : PROCESS ( oe, dir, dataB ) - 数据从B流向ABEGINIF ( ( oe = 0 ) AND ( dir = 0 ) ) THEN outA = dataB ;ELSE outA = ZZZZZZZZ ;END IF ;dataA = outA ;END PROCESS instB
41、_74245 ;END ARCHITECTURE behavioral ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述仿真波形仿真波形第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 5.5 加法器电路加法器电路1.半加器输入输出dataAdataBsumcarry0000011010101101第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY half_adder ISPORT( dataA, dataB : IN STD_LOGIC ;
42、sum : OUT STD_LOGIC ; carry : OUT STD_LOGIC ) ;END ENTITY half_adder ;ARCHITECTURE dataflow OF half_adder ISBEGIN sum = dataA XOR dataB ; - 和数满足逻辑异或关系 carry = dataA AND dataB ; - 进位位满足逻辑与关系END ARCHITECTURE dataflow ; 第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述仿真波形仿真波形第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 2. 全加器全加器
43、输入输出carryindataAdataBsumCarryout0000000110010100110110010101011100111111第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 LIBRARY IEEE ; -直接根据真值表设计 USE IEEE.STD_LOGIC_1164.ALL ;ENTITY full_adder ISPORT ( dataA, dataB, carryin : IN STD_LOGIC ; sum : OUT STD_LOGIC ; carryout : OUT STD_LOGIC ) ;END ENTITY full_adder ;A
44、RCHITECTURE rtl OF full_adder ISBEGIN sum = dataA XOR dataB XOR carryin ; - 和数满足逻辑异或关系 carryout = ( dataA AND dataB ) OR ( dataA AND carryin ) OR ( dataB AND carryin ) ;END ARCHITECTURE rtl ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述仿真波形仿真波形第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述由两个半加器元件和一个或门构成的全加器由两个半加器元件和一个或门构成的
45、全加器第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 LIBRARY IEEE ;-由两个半加器元件和一个或门构成的全加器 USE IEEE.STD_LOGIC_1164.ALL ;ENTITY full_adder ISPORT ( dataA, dataB, carryin : IN STD_LOGIC ; sum : OUT STD_LOGIC ; carryout : OUT STD_LOGIC ) ;END ENTITY full_adder ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 ARCHITECTURE struct OF full_
46、adder ISCOMPONENT half_adderPORT( a, b : IN STD_LOGIC ; s : OUT STD_LOGIC ; ca : OUT STD_LOGIC ) ;END COMPONENT ;SIGNAL u1sum, u1carry, u2carry : STD_LOGIC ;BEGIN u1 : half_adder PORT MAP ( dataA, dataB, u1sum, u1carry ) ; u2 : half_adder PORT MAP ( u1sum, carryin, sum, u2carry ) ; carryout = u2carr
47、y OR u1carry ;END ARCHITECTURE struct ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 4位加法器位加法器library IEEE; - 4位加法器use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity adder4b is port (cin : in STD_LOGIC; a,b : in STD_LOGIC_VECTOR (3 downto 0); cout : out STD_LOGIC; s :
48、 out STD_LOGIC_VECTOR (3 downto 0) );end adder4b;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 architecture ARCH of adder4b issignal sint,aa,bb:STD_LOGIC_VECTOR (4 downto 0);BEGIN aa=0&a(3 downto 0); bb=0&b(3 downto 0); sint=aa+bb+cin; s(3 downto 0)=sint(3 downto 0); cout=sint(4);end ARCH;第第5章章组合逻辑电路的组合逻辑电路的VHD
49、LVHDL描述描述仿真波形仿真波形第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 3.自定制加自定制加/减法电路减法电路第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 5.6 求补器电路求补器电路LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;ENTITY complement ISPORT ( datain : IN STD_LOGIC_VECTOR ( 15 DOWNTO 0 ) ; datao
50、ut : OUT STD_LOGIC_VECTOR ( 15 DOWNTO 0 ) ) ;END ENTITY complement ;ARCHITECTURE behavioral OF complement ISSIGNAL temp : STD_LOGIC_VECTOR ( 15 DOWNTO 0 ) ;BEGIN temp = NOT datain ; - 对输入数据取反 dataout = temp + 0000000000000001 ; - 对反码加1END ARCHITECTURE behavioral ;第第5章章组合逻辑电路的组合逻辑电路的VHDLVHDL描述描述 5.6

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