集成电路(IC)设计完整流程详解及各个阶段工具简介.docx
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- 集成电路 IC 设计 完整 流程 详解 各个 阶段 工具 简介
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1、IC 设计完整流程及工具设计完整流程及工具IC 的设计过程可分为两个部分,分别为:前端设计(也称逻辑设计)和后端设计(也称物理设计) ,这两个部分并没有统一严格的界限,凡涉及到与工艺有关的设计可称为后端设计。前端设计的主要流程:1、规格制定芯片规格,也就像功能列表一样,是客户向芯片设计公司(称为 Fabless,无晶圆设计公司)提出的设计要求,包括芯片需要达到的具体功能和性能方面的要求。2、详细设计Fabless 根据客户提出的规格要求,拿出设计解决方案和具体实现架构,划分模块功能。3、HDL 编码使用硬件描述语言(VHDL,Verilog HDL,业界公司一般都是使用后者)将模块功能以代码来
2、描述实现,也就是将实际的硬件电路功能通过 HDL 语言描述出来,形成 RTL(寄存器传输级)代码。4、仿真验证仿真验证就是检验编码设计的正确性,检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准,一切违反,不符合规格要求的,就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程,直到验证结果显示完全符合规格标准。仿真验证工具 Mentor公司的 Modelsim,Synopsys 的 VCS, 还有 Cadence 的 NC-Verilog 均可以对 RTL级的代码进行设计验证,该部分个人一般使用第一个-Modelsim。该部分称为前仿真,接
3、下来逻辑部分综合之后再一次进行的仿真可称为后仿真。5、逻辑综合Design Compiler仿真验证通过,进行逻辑综合。逻辑综合的结果就是把设计实现的 HDL 代码翻译成门级网表 netlist。综合需要设定约束条件,就是你希望综合出来的电路在面积,时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库,不同的库中,门电路基本标准单元(standard cell)的面积,时序参数是不一样的。所以,选用的综合库不一样,综合出来的电路在时序,面积上是有差异的。一般来说,综合完成后需要再次做仿真验证(这个也称为后仿真,之前的称为前仿真)逻辑综合工具 Synopsys 的 Design Compil
4、er,仿真工具选择上面的三种仿真工具均可。6、STAStatic TimingAnalysis(STA) ,静态时序分析,这也属于验证范畴,它主要是在时序上对电路进行验证,检查电路是否存在建立时间(setup time)和保持时间(hold time)的违例(violation) 。这个是数字电路基础知识,一个寄存器出现这两个时序违例时,是没有办法正确采样数据和输出数据的,所以以寄存器为基础的数字芯片功能肯定会出现问题。STA 工具有 Synopsys 的 Prime Time。7、形式验证这也是验证范畴, 它是从功能上 (STA 是时序上) 对综合后的网表进行验证。常用的就是等价性检查方法,
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