《数字电路与EDA设计》课件第9章 设计实现和时序仿真.ppt
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文档编号：7873427
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《数字电路与EDA设计》课件第9章 设计实现和时序仿真.ppt
图9.5 INPUT JITTER约束值图9.7 OFFSET IN约束图9.12 PlanAhead欢迎界面图图9.13 PlanAhead界面界面 工作区域显示了所选择的约束报告，在这份报告的上方，会发现选定的约束和经过映射工具后的获得的最小周期。默认情况下，只有对三条路径时间约束显示，选择其中一个路由可以看到一个包含的器件和路由的极限延迟。图9.18 布局布线后的报告图9.24 在PlanAhead中查看时序路径图9.27 波形显示窗口 1、右击waveform窗口所需的信号，按照需要选择长名或者缩略名。如图9.30所示，拉伸波形第一列以便清楚地查看信号。
