1、第5章 时序逻辑电路第5章 时序逻辑电路5.1 时序逻辑电路的特点及其分类5.2 时序电路的分析5.3 常用的MSI时序逻辑器件5.4 同步时序电路的设计5.5 本章小结5.6 例题精选5.7 自我检测题第5章 时序逻辑电路5.1.1 时序逻辑电路的特点时序逻辑电路的特点时序逻辑电路的结构图如图5.1.1所示。时序逻辑电路的特点如下：(1)结构特点：时序逻辑电路包含组合电路和存储电路两部分，而存储电路是其必不可少的组成部分。(2)功能特点：任意时刻的输出信号不仅与该时刻的输入信号有关，而且还与电路原来的状态有关，即具有“记忆”性。5.1 时序逻辑电路的特点及其分类时序逻辑电路的特点及其分类第5
2、章 时序逻辑电路图 5.1.1 时序电路的结构图第5章 时序逻辑电路5.1.2 时序逻辑电路的分类时序逻辑电路的分类根据时钟接入方式，时序电路可分为：同步时序电路和异步时序电路。同步时序电路中，所有触发器的时钟信号来自同一个脉冲源，它们的状态变化与时钟信号同步；异步时序电路中，各个触发器的时钟信号不完全相同，触发器状态的变换不是同时发生的。按输入与输出信号的关系，时序逻辑电路可分为米利型(Mealy)和穆尔型(Moore)两种电路。第5章 时序逻辑电路米利型时序电路的输出不仅取决于存储电路的现态，而且还与输入信号有关，即米利型的输出=F(输入，现态)；穆尔型时序电路的输出仅取决于存储电路的现态
3、，即穆尔型的输出=G(现态)。图5.1.2给出了它们的一般模型。第5章 时序逻辑电路图 5.1.2 Mealy型及Moore型时序电路的一般模型(a)Mealy型时序电路；(b)Moore型时序电路第5章 时序逻辑电路5.1.3 时序逻辑电路的描述方法时序逻辑电路的描述方法 1.时序逻辑电路的逻辑方程组时序逻辑电路的逻辑方程组时序电路的逻辑功能可以通过电路的逻辑方程组来全面描述。时序电路的逻辑方程组有驱动方程组、状态方程组和输出方程组。驱动方程组：时序电路中各存储部分的输入方程，即时序电路中各触发器的输入端所需满足的方程。状态方程组：时序电路中各触发器的次态方程，即将驱动方程代入到各触发器的特
4、性方程后所得到的方程。输出方程组：时序电路输出所需满足的方程。第5章 时序逻辑电路2.时序逻辑电路的状态转换表、状态转换图和时序图时序逻辑电路的状态转换表、状态转换图和时序图用于描述时序电路状态转换全部过程的方法有状态转换表(也称状态转换真值表)、状态转换图和时序图。1)状态转换表状态转移表(状态转换真值表)是一种用表格的形式来反映电路的现态、输入同输出、次态的关系。第5章 时序逻辑电路例例5.1.1 试列出图5.1.3所示电路的状态转换表。解解 由图5.1.3可见，这个电路没有输入变量。(需要注意的是，CLK不是输入逻辑变量，它是一个只能控制触发器状态转换的操作信号。)因此，电路的次态和输出
5、只取决于电路的初态，它属于穆尔型时序电路。第5章 时序逻辑电路图 5.1.3 例5.1.1的时序电路图第5章 时序逻辑电路由图5.1.3可以得到该电路的三大方程为(5.1.1)(5.1.2)(5.1.3)132131201211 1QKQQJQKQQJKJ31321*321231*2/1*1QQQQQQQQQQQQQQ321QQQZ 第5章 时序逻辑电路设电路的初始状态为Q3Q2Q1=000，将其代入式(5.1.2)及式(5.1.3)中就可得到其次态输出为，然后将此输出作为现态再次代入式(5.1.2)及式(5.1.3)，求出对应的下个次态，如此继续下去就可得到图5.1.3的状态转换表如表5.1
6、.1所示。当Q3Q2Q1=001时，次态为，返回到了初始状态。101*1*2*3QQQ000*1*2*3QQQ第5章 时序逻辑电路表表5.1.1 图图5.1.3电路的状态转换表电路的状态转换表第5章 时序逻辑电路为了直观地反映时钟信号对状态转换的过程，还可将表5.1.1改写成如表5.1.2的形式。第5章 时序逻辑电路表表5.1.2 图图5.1.3电路状态转换表的另一种形式电路状态转换表的另一种形式第5章 时序逻辑电路2)状态转换图状态转换图就是状态转换表的图形表示方式，它比状态转换表更加直观。状态转换图中的圆圈表示电路输出的各个稳定状态，连接圆圈的线表示状态之间的转换，箭头用来表示转换的方向。
7、引起转换的条件用逻辑表达式或输入组合来标明，将它们放在线的上面或下面。状态转换图和状态转换表是分析及设计时序电路的主要工具。图5.1.4给出了例5.1.1题的状态转换图。第5章 时序逻辑电路图 5.1.4 例5.1.1题的状态转换图第5章 时序逻辑电路3.时序图时序图时序图就是电路的状态、输出信号在时钟信号和输入信号共同作用下随时间变化的波形，时序图能直观地表达时序电路中各信号在时间上的对应关系，便于用试验的方法检查电路的逻辑功能。图5.1.5给出了例题5.1.1的时序图。第5章 时序逻辑电路图 5.1.5 例5.1.1题的时序图第5章 时序逻辑电路5.2.1 同步时序电路的分析同步时序电路的
8、分析同步时序电路的分析步骤：(1)根据给定的时序电路图写出电路的逻辑方程组(即激励方程、输出方程及状态方程)。(2)由状态方程和输出方程列出状态转换表。5.2 时序电路的分析时序电路的分析第5章 时序逻辑电路(3)由状态转换表画出状态转换图或时序图。(4)分析状态转换图或时序图。(5)电路特性描述，确定其逻辑功能。(6)判断电路有无“挂起”现象(判断电路能否自启动)。(7)消除“挂起”现象。需要指出的是，以上的步骤并非是固定的，实际应用时可根据具体情况加以取舍。第5章 时序逻辑电路例例5.2.1 分析图5.2.1所示电路的特性。解解 从图5.2.1所示的电路图可以看出，该电路的输出不仅与现态有
9、关，而且与输入信号有关，因此该电路属于Mealy型电路。第5章 时序逻辑电路图 5.2.1 用D触发器实现的同步时序逻辑电路第5章 时序逻辑电路分析步骤如下：(1)写出电路的三大方程。由图可以得到该电路的激励方程为 由图可以得到该电路的输出方程为Z=XQ1Q0(5.2.2)(5.2.1)010111000QXQQQXQXDQXQXD第5章 时序逻辑电路由D触发器的特性方程可以得到电路的状态方程为(5.2.3)010111000QXQQQXQXQQXQXQ第5章 时序逻辑电路(2)由三大方程写状态转换表。该电路的状态转换表如表5.2.1所示。(3)根据状态转换表画出状态转换图，如图5.2.2所示
10、。第5章 时序逻辑电路图 5.2.2 例5.2.1题的状态转换图第5章 时序逻辑电路表表5.2.1 例例5.2.1题的状态转换表题的状态转换表第5章 时序逻辑电路(4)电路特性描述。当输入出现4个1时，输出为1，换句话说，就是对输入1进行计数，当计数到4时，输出为1，并且重新开始下次计数。(5)判断电路有无“挂起”。如图5.2.2所示，该电路不存在无关项，故该电路无“挂起”。即该电路是可以自启动的。第5章 时序逻辑电路例例5.2.2 分析图5.2.3所示电路的逻辑功能。解解 该电路由4个D触发器及1个与非门组成。无输入，输出为触发器的状态变量，且时钟脉冲同时加在4个触发器上。因此该电路属于Mo
11、ore型电路。第5章 时序逻辑电路图 5.2.3 例5.2.2题的逻辑电路第5章 时序逻辑电路分析步骤如下：(1)写出电路的激励方程、状态方程。该电路的激励方程为(5.2.4)34231214341341QDQDQDQQQQQQQD第5章 时序逻辑电路由D触发器的特性方程可以得到电路的状态方程为(5.2.5)3*42*312*214341*1QQQQQDQQQQQDQ第5章 时序逻辑电路(2)由状态方程写状态转换表。该电路的状态转换表如表5.2.2。其中表的左边为电路的现态，表的右边为电路的次态。第5章 时序逻辑电路表表5.2.2 例例5.2.2题的状态转换表题的状态转换表第5章 时序逻辑电路
12、(3)根据状态转换表画出状态转换图，如图5.2.4所示。图 5.2.4 例5.2.2题的状态转换图第5章 时序逻辑电路(4)电路特性描述。该电路共有16个状态。只要电路的初始态为状态图闭合环中的某一状态，在时钟脉冲作用下，电路将按箭头所指方向在闭合环中8个状态间循环。这是一个模8的计数器，时钟脉冲便是计数信号。(5)判断电路有无“挂起”。在图5.2.4所示的闭合环中有8个不同的状态，我们把这8个状态称为“有效状态”，在闭环以外的8个状态称为“无效状态”。并将“有效状态”构成的闭合回路称为“有效循环”，将“无效状态”构成的闭合回路称为“无效循环”。第5章 时序逻辑电路如果由于某种因素(如加电初始
13、时或其他外界偶然因素)，使电路处于“无效状态”中的某一状态，则在时钟脉冲作用下，经过若干节拍后，电路将能自动进入“有效状态”，那么，该电路就无“挂起”，即可以自启动。如果电路不能自动的从“无效状态”进入到“有效状态”，那么该电路就存在“挂起”或着说该电路不能自启动。从图5.2.4可以看到，该电路的“无效状态”在时钟脉冲作用下，经过若干节拍后，均能自动地进入到“有效状态”。所以说该电路无“挂起”现象，即该电路可以自启动。“挂起”问题是时序逻辑电路设计中的一项重要的课题。只要存在无关状态(即状态未被全部利用)，就有可能产生“挂起”现象。第5章 时序逻辑电路*解决“挂起”问题的方法有以下几种：(1)
14、让无效状态的次态无关项全部指向0。这种方法的优点是效率高，速度快，一步即可到达“有效状态”。而缺点也很明显，因为没有利用无关项来简化设计，所以电路复杂。(2)打断“无效循环”一处，令其指向“有效循环”中的某一有效状态。这种方法的优点是，虽然方法改动较小，但仍会涉及大部分触发器的输入端电路的改造，电路并非最佳，效果也并非最佳。第5章 时序逻辑电路(3)根据真值表和卡诺图研究“无效循环”的生成规律，尽可能只改变某一触发器的输入端电路，同时进行最简设计。以上所述方法的实质是：采取强制措施，使触发器的次态强制置位或强制复位使之处于有效状态之一。第5章 时序逻辑电路例例5.2.3 试分析图5.2.5电路
15、的逻辑功能。图 5.2.5 例5.2.3题的逻辑电路第5章 时序逻辑电路解解 分析步骤如下：(1)写出电路的激励方程、状态方程。该电路的激励方程为(5.2.6)34231241QDQDQDQD第5章 时序逻辑电路由D触发器的特性方程可以得到电路的状态方程为(5.2.7)3*42*312*241*1QQQQQDQQDQ第5章 时序逻辑电路(2)由状态方程写出状态转换表。该电路的状态转换表如表5.2.3所示。其中表的左边为电路的现态，表的右边为电路的次态。第5章 时序逻辑电路表表5.2.3 例例5.2.3题的状态转换表题的状态转换表第5章 时序逻辑电路(3)根据状态转换表画出状态转换图，如图5.2
16、.6所示。(4)电路特性描述。由图5.2.6可知，该电路是一个不能自启动的模8计数器，时钟脉冲便是它的计数信号。第5章 时序逻辑电路图 5.2.6 例5.2.3题的状态转换图第5章 时序逻辑电路(5)判断电路有无“挂起”。图5.2.6(a)中的状态循环符合格雷码编码，故为有效循环；那么，图5.2.6(b)中的状态循环就为无效循环。由于无效循环也是一个独立的闭合环，因此如果某种原因使电路进入无效状态，则电路就无法自动进入有效循环中的任意有效状态，故该电路存在“挂起”，即此电路为不能自启动电路。第5章 时序逻辑电路*(6)消除“挂起”现象。本题采用两种方法来消除“挂起”现象。方法一：打断“无效循环
17、”一处，令其指向“有效循环”中的某一有效状态。第一步：设计能解除“挂起”现象的状态转换图。图5.2.7给出了设计方案的状态转换图。当然这并非是唯一的方法。第5章 时序逻辑电路图 5.2.7 例5.2.3题消除“挂起”的状态转换图第5章 时序逻辑电路第二步：由图5.2.7画出各触发器的次态卡诺图。如图5.2.8所示。图 5.2.8 例5.2.3各触发器次态卡诺图第5章 时序逻辑电路第三步：由卡诺图5.2.8写出各触发器的次态方程。(5.2.8)1243*42*31*21234*1QQQQQQQQQQQQQQ第5章 时序逻辑电路第四步：由式(5.2.8)写出各触发器的输入端的方程。(5.2.9)2
18、143*442*331*221234*11QQQQQDQQDQQDQQQQQD第5章 时序逻辑电路第五步：根据各触发器输入端的方程画出电路，如图5.2.9所示。图 5.2.9 消除“挂起”后的电路第5章 时序逻辑电路方法二：根据真值表和卡诺图研究“无效循环”的生成规律，且只对某一触发器的输入端进行设计。为使电路改动最小，现在只考虑改变Q1的输入，也就是通过只改变卡诺图中无关项d的取值，来消除“挂起”现象。具体步骤如下：第一步：由图5.2.6(a)得出原电路的状态转换表。如表5.2.4所示。*1Q第5章 时序逻辑电路表表5.2.4 例例5.2.3题消除题消除“挂起挂起”的真值表的真值表第5章 时
19、序逻辑电路第二步：由表5.2.4画出各触发器的次态卡诺图。由图5.2.10可知，在卡诺图中有8个无关项d，适当的改变d的取值，就可以消除“挂起”现象。但是并不是改变任意一个无关项都能起到“解挂”的作用。如图5.2.11中的卡诺图里，如果仅把1号圈中无关项d取为0，那么，这与式(5.2.7)中的表达式相同，这样，电路依然存在“挂起”现象。从逻辑化简的角度出发，在此不妨取m4=m6=0，就可得到图5.2.11中的第二个卡诺圈，即2号圈。*1Q*1Q4*1QQ 第5章 时序逻辑电路图 5.2.10 由表5.2.4得到的各触发器的次态卡诺图第5章 时序逻辑电路图 5.2.11 的卡诺图*1Q第5章 时
20、序逻辑电路第三步：由图5.2.11写出的表达式。由式(5.2.10)所得到的逻辑图与图5.2.3的完全一样，即消除了原来图5.2.5中的“挂起”现象。当然，还可以取3号圈中m2=0，则，或取m9=m11=1，则等，都可以消除“挂起”现象。(5.2.10)*1Q134134*1QQQQQQQ124*1QQQQ 134*1QQQQ第5章 时序逻辑电路同样，还可以保持Q1的输入不变，只改变Q2的输入来解决“挂起”问题。在对图5.2.10的卡诺图的分析中可以发现，如果取m2=m6=1，则，这种方法也能消除电路中的“挂起”现象。由以上的几个例子可以看出，同步时序电路分析的关键是要找出反映电路状态变化规律
21、的状态转换表或状态转换图，据此，电路的逻辑功能特性才能描述出来。*2Q241*2QQQQ第5章 时序逻辑电路5.2.2 异步时序电路的分析异步时序电路的分析1.异步时序电路的特点及分类异步时序电路的特点及分类1)异步时序电路的特点2)异步时序电路的分类 根据状态改变的方式不同，异步时序电路又分成脉冲型异步时序电路和电平型异步时序电路。第5章 时序逻辑电路2.脉冲异步时序电路的结构 在脉冲异步时序电路中，存储元件通常采用触发器，输入信号具有脉冲形式，电路中的各触发器没有统一的时钟脉冲来完成同步作用，它是由输入脉冲直接引起电路状态的改变和输出的改变的。脉冲异步时序电路也可分为Mealy型和Moor
22、e型，它们的结构如图5.2.12和图5.2.13所示。第5章 时序逻辑电路图 5.2.12 Mealy型脉冲异步时序电路结构第5章 时序逻辑电路图 5.2.13 Moore型脉冲异步时序电路结构第5章 时序逻辑电路脉冲异步时序电路与同步时序电路的相同点是：(1)状态的改变都依赖于外加脉冲。(2)存储元件都是触发器。基于上述的相同点，可将同步时序电路的分析和设计方法及工具稍加修改直接应用于脉冲异步时序电路。二者的差异仅是：(1)脉冲异步时序电路无外加的统一的时钟脉冲。(2)输入变量为脉冲信号，由输入脉冲直接引起电路的状态改变。第5章 时序逻辑电路(3)由次态逻辑产生各触发器的控制输入信号，而且还
23、产生时间上有先后的各触发器的时钟信号CLK1，CLK2，CLKr。为使电路工作可靠，电路状态变化可预知，对脉冲异步时序电路的输入作如下限制：(1)不允许两根或两根以上的输入线上同时有输入脉冲。(2)在上一个输入脉冲引起的电路状态变化未稳定之前，不允许加入新的输入脉冲。只有在上述限制下，电路状态的变化才可按预期的路径进行。*1Q*2Q*rQ第5章 时序逻辑电路3.异步时序逻辑电路的分析方法异步时序逻辑电路的分析方法异步时序逻辑电路的主要分析步骤如下：(1)根据给定的时序电路图写出下列各逻辑方程组。(2)由状态方程和输出方程列出状态转换表。(3)由状态转换表画出状态转换图或时序图。(4)分析状态转
24、换图或时序图。(5)由电路特性描述确定其逻辑功能。第5章 时序逻辑电路例例5.2.4 已知异步时序逻辑电路的逻辑图如图5.2.14所示，试分析它的逻辑功能。图 5.2.14 例5.2.4题的异步时序逻辑电路第5章 时序逻辑电路解解 第一步：根据给定的时序电路图写出下列各逻辑方程组。由图5.2.14可得各触发器的时钟脉冲信号CP的逻辑表达式为(5.2.11)013312201100QCPCLKCPQCLKCPQCLKCPCLKCP第5章 时序逻辑电路 由图5.2.14可得各触发器的激励方程为(5.2.12)1 ,11 ,13213221/3100KQQJKJKQJKJ第5章 时序逻辑电路 由JK
25、触发器的特性方程可得电路的状态方程为 其中，CP表示时钟输入信号，它不是输入变量。当CP=1时，表示有时钟脉冲到达，当CP=0时，表示无时钟脉冲到达。(5.2.13)3321*322*2113*100*0CPQQQQCPQQCPQQQCPQQ第5章 时序逻辑电路 由图5.2.14可得电路的输出逻辑表达式为C=Q0Q1(5.2.14)第5章 时序逻辑电路第二步：由状态方程和输出方程列出状态转换表。为了画出电路的状态转换图，需要列出电路的状态转换表。在计算触发器的次态时，首先应找出每次电路状态转换时各个触发器是否有CP信号。为此，可以在给定的CLK0的连续作用下列出Q0的对应值(如表5.2.5所示
26、)。根据Q0每次从1变0的时刻产生CP1和CP3，即可得到表5.2.5中CP1和CP3的对应值。而Q1每次从1变0的时刻将产生CP2。以Q3Q2Q1Q0=0000为初态代入式(5.2.13)和式(5.2.14)，依次计算下去就得到了表5.2.5所示的状态转换表。第5章 时序逻辑电路表表5.2.5 图图5.2.14电路的状态转换表电路的状态转换表第5章 时序逻辑电路第三步：由状态转换表画出状态转换图或时序图。由于图5.2.14所示电路是由4个触发器构成的，它们的状态组合有16种，而表5.2.5中状态组合只有10种，因此需要分别求出其余6种状态下的输出和次态。将这些计算结果补充到表5.2.5中，才
27、是完整的状态转换表，如表5.2.6所示。完整的电路状态转换图如图5.2.15所示。第5章 时序逻辑电路图 5.2.15 图5.2.14电路的状态转换图第5章 时序逻辑电路表表5.2.6 图图5.2.14电路完整的状态转换表电路完整的状态转换表第5章 时序逻辑电路第四步：分析状态转换图或时序图。由图5.2.15可知，该电路的任何一个无效状态均能够在CP的作用下最终自动地转换到有效循环状态中的某一有效状态上，故该电路是可以自启动的。另外，从完整的电路状态转换图中还可以发现每经过10个CP0电路的状态将重复循环一次。第五步：由电路特性描述确定其逻辑功能。由第四步的分析的结果可知，该电路的逻辑功能是能
28、自启动的十进制异步加法计数器。第5章 时序逻辑电路5.3.1 寄存器寄存器1.并行寄存器并行寄存器 常用的并行寄存器有：2位寄存器74LS75、4位寄存器74LS175及8位的寄存器74LS374等。图5.3.1给出了74LS175的逻辑图和逻辑符号。5.3 常用的常用的MSI时序逻辑器件时序逻辑器件第5章 时序逻辑电路图 5.3.1 74LS175寄存器的逻辑图和逻辑符号(a)逻辑图和逻辑符号；(b)74LS175逻辑符号第5章 时序逻辑电路图5.3.2给出了74LS374(8位寄存器)的逻辑图和逻辑符号。该逻辑器件的工作原理是：(1)在外加时钟脉冲上升沿作用下，将1D8D端的8位代码并行存
29、入寄存器。(2)当输出使能=0 时，8位寄存器中代码并行输出；当1时，寄存器输出端为高阻抗。故多个寄存器可以实现“线与”。并行寄存器的品种还很多，可根据实际功能需要在有关技术手册中查阅选用。OEOE第5章 时序逻辑电路图 5.3.2 74LS374寄存器的逻辑图和逻辑符号(a)逻辑图；(b)逻辑符号第5章 时序逻辑电路2.移位寄存器移位寄存器移位寄存器是一种既能存储数据，又能对所存数据在时钟节拍作用下按位向高位(或低位)顺移的寄存器。按其逻辑功能可分为串行输入串行输出、串行输入并行输出、并行输入串行输出及并行输入并行输出等四类。按移位方式可分为单向移位、双向移位、循环移位及扭环移位等。图5.3
30、.3所示电路是由边沿触发方式的D触发器组成的4位移位寄存器，其中第一个触发器FF0的输入端接收输入信号，其余的每个触发器的输入端均与前边一个触发器的Q端相连。第5章 时序逻辑电路图 5.3.3 由D触发器构成的4位移位寄存器第5章 时序逻辑电路因为从时钟脉冲CLK上升沿到达开始到输出端新状态的建立需要经过一段传输延迟时间，所以当CKL的上升沿同时作用于所有的触发器时，输入端(D端)的状态还没有改变，即各D触发器输入端接收的数据仍是时钟脉冲CKL上升沿没到达之前的数据。于是，FF1按Q0原来的状态翻转，即=Q0，FF2按Q1原来的状态翻转，即=Q1，FF3按Q2原来的状态翻转，=Q2。同时，D0
31、=Di，并将输入的数据代码存入FF0。总的效果相当于移位寄存器里原有的代码依次右移了1位。*1Q*2Q*3Q第5章 时序逻辑电路如果在4个时钟周期内输入代码依次为1011，而移位寄存器的初始状态为Q3Q2Q1Q0=0000，那么在移位脉冲(也就是触发器的时钟脉冲)的作用下，移位寄存器里代码的移动情况将如表5.3.1所示。图5.3.4给出了各触发器输出端在移位过程中的电压波形图。第5章 时序逻辑电路图 5.3.4 图5.3.3电路的时序图第5章 时序逻辑电路表表5.3.1 图图5.3.3 4位移位寄存器的移动表位移位寄存器的移动表第5章 时序逻辑电路从表5.3.1中可以知道，经过4个时钟脉冲CL
32、K信号以后，串行输入的4位代码将全部移入到寄存器中，同时在4个触发器的输出端可以得到并行输出的代码。因此，利用移位寄存器可以实现代码的串行并行转换。如果将4位数据提前并行地输入到移位寄存器的4个触发器中，那么，在连续加入4个移位脉冲后，则移位寄存器里的4位代码将从串行输出端依次送出，这样就实现了数据的并行串行转换。MSI移位寄存器产品的品种很多。在使用时，应根据应用的功能要求、技术指标要求及价格来综合考虑。图5.3.5给出74LS194A的逻辑图及逻辑符号。第5章 时序逻辑电路图 5.3.5 双向移位寄存器74LS194A的逻辑图及逻辑符号(a)逻辑图；(b)逻辑符号第5章 时序逻辑电路74L
33、S194A的工作原理如下：由于电路中各触发器的输入控制电路及输出电路的结构完全相同，故各部分的工作原理彼此类同，现以FF0为例，分析该电路的工作原理。第5章 时序逻辑电路当S0=S1=0时，G1最右边的输入信号为Q0，从而使触发器FF0的输入为S0=Q0，R0=，故CLK上升沿到达时，FF0被置成=Q0。因此，移位寄存器此时的工作状态为保持态。当S1=S0=0时，G1左边第二个输入信号D0被选中，使触发器FF0的输入S0=D0，R0=，故当CLK上升沿到达时，FF0被置成=D0，此时移位寄存器处于数据并行输入状态。*0Q0Q*0Q0D第5章 时序逻辑电路当S1=0，S0=1时，G1最左边的输入
34、信号DIR被选中，使触发器FF0的输入S0=DIR，R0=，故当CLK上升沿到达时，FF0被置成=DIR，此时移位寄存器处于数据右移状态。当S1=1，S0=0时，G1右边第二个输入信号Q1被选中，使触发器FF0的输入S0=Q1，R0=，故当CLK上升沿到达时，触发器被置成=Q1，这时移位寄存器处于数据左移工作状态。此外，当=0时，FF0FF3将同时被置成0，所以正常工作时，应使=1。表5.3.2给出了该芯片的逻辑功能。IRD*0Q1Q*0QDRDR第5章 时序逻辑电路表表5.3.2 双向移位寄存器双向移位寄存器74LS194A功能表功能表第5章 时序逻辑电路3.MSI寄存器的应用寄存器的应用1
35、)数据串行并行数据的转换在计算机、通信、测量等数字系统中，数据的串行并行之间的转换已被广泛应用。如图5.3.6给出了一个典型的两个电路系统模块串并数据转换框图。图中模块1在控制电路的作用下将输入的并行数据转换成串行数据并发送到数据传输线上，模块2接收串行数据并在控制电路的作用下将其转换成并行数据输出。第5章 时序逻辑电路图 5.3.6 寄存器用于数据串-并转换图第5章 时序逻辑电路为了正确、有序地发送、接收数据，双方有三根信号线分别传送三种信号，它们是：(1)时钟信号(CLK)：用于传送1位二进制数的定时信号，在两个模块的系统中，该时钟信号由控制电路产生。(2)同步信号()：用于定义所传送的串
36、行数据格式中的某时间标志。例如串行数据流中一个字节或一个字的开始时刻。(3)串行数据(SDATA)：在一条信号线上传送的数据。SYNC第5章 时序逻辑电路由并行移位寄存器及计数器组成的并串数据转换电路如图5.3.7所示。该电路的时钟、同步信号及串行传送的数据格式的时序关系如图5.3.8所示。第5章 时序逻辑电路图 5.3.7 数据并行输入串行输出转换电路第5章 时序逻辑电路图 5.3.8 并-串转换的时序图第5章 时序逻辑电路2)MSI寄存器的扩展例例5.3.1 用2片74LS194A接成一个8位双向移位寄存器。解解 首先要考虑的问题是片间如何连接，才能使得数据移位时不会出错。图5.3.9给出
37、了用2片74LS194接成一个8位双向寄存器的连接图，为了确保数据右移时不会出错，只需将左边芯片的Q3接到右边芯片的DIR端；同时，为了确保数据左移时不会出错，我们就必须把左边芯片的Q0与右边芯片的DIL相连。为了确保两块芯片同步工作，将它们的S1、S2、及并联使用。CLKDR第5章 时序逻辑电路图 5.3.9 用2片74LS194A接成8位双向移位寄存器第5章 时序逻辑电路3)用MSI寄存器设计序列信号发生器例例5.3.2 由74LS194A构成的0100110序列发生器由图5.3.10所示分析该电路的工作原理。图 5.3.10 由移位寄存器构成0100110序列发生器的逻辑图第5章 时序逻
38、辑电路解解在S0端的正脉冲到来时，S0S1=11，此时74LS194A处于并行置数态，在CP的作用下将数据0111置于Q3Q2Q1Q0上，随后在S1S0=10时，74LS194A开始将DIL中的数据左移进入74LS194中。由于DIL=，因此L(Q3)就得到了0100110序列。146YYY第5章 时序逻辑电路5.3.2 计数器计数器1.同步计数器同步计数器1)同步二进制加法计数器在二进制加1计数器中，当Qi1，Qi2，Q1皆为1时，再来一个计数脉冲，则就会产生到第i位触发器的进位信号，此时Qi应改变状态(由01，或由10)，否则Qi将保持不变。第5章 时序逻辑电路T触发器：JK触发器：(5.
39、3.1)(5.3.2)10 0100121TiQQQQQTijjiii(i=1,2,n1)10 00021KJiQQQKJiiii(i=1,2,n1)第5章 时序逻辑电路D触发器：(5.3.3)110210 )(QDiQQQQDiiii(i=1,2,n1)第5章 时序逻辑电路图5.3.11给出了采用控制输入端T的方式组成4位二进制加法计数器的电路。由图5.3.11可见，各触发器的驱动方程为(5.3.4)21031020101QQQTQQTQTT第5章 时序逻辑电路图 5.3.11 采用控制T端的方式组成的4位二进制同步加法计数器第5章 时序逻辑电路由T触发器的特性方程，可得到该电路的状态方程为
40、 电路的输出方程为C=Q0Q1Q2Q3(5.3.6)(5.3.5)32103210*3210210*21010*10*0QQQQQQQQQQQQQQQQQQQQQQQ第5章 时序逻辑电路由式(5.3.6)可得其电路状态转换表如表5.3.3所示、状态转换图如图5.3.12所示及时序图如图5.3.13所示。第5章 时序逻辑电路表表5.3.3 5.3.11电路的状态转换表电路的状态转换表第5章 时序逻辑电路图 5.3.12 图5.3.11电路的状态转换图第5章 时序逻辑电路图 5.3.13 图5.3.11电路的时序图第5章 时序逻辑电路如果电路的结构形式采用控制时钟信号的方法，则可以直接写出第i位触
41、发器的时钟方程，如式(5.3.7)给出了用T触发器组成的同步二进制加法计数器第i位触发器的时钟方程。图5.3.14给出了采用控制时钟的方法组成的4位同步二进制加法计数器的电路图。(5.3.7)CLKCLKniiQCLKCLKijji010)1,2,1(0 第5章 时序逻辑电路图 5.3.14 采用控制时钟脉冲方法组成的4位同步二进制加法计数器第5章 时序逻辑电路图 5.3.15 采用控制T端的方式组成的4位二进制同步减法计数器第5章 时序逻辑电路2)同步二进制减法计数器如果电路的结构形式采用控制输入端状态的方式，则可以直接写出用D触发器、T触发器及JK触发器第i位触发器的驱动方程(CLK的前沿
42、触发)。如图5.3.15给出了由T触发器组成的采用控制T端状态的方式组成的4位二进制同步减法计数器的电路图。第5章 时序逻辑电路T触发器：JK触发器：(5.3.8)(5.3.9)1)1,2,1(0 0100121TniiQQQQQTijiiii1)1,2,1(0 00021KJniiQQQKJiiii第5章 时序逻辑电路D触发器：(5.3.10)11021)1,2,1(0 )(QDniiQQQQDiiii第5章 时序逻辑电路如果电路的结构形式采用控制时钟脉冲信号的方法，如图5.3.16所示，则可以直接写出第i位触发器的时钟方程，式(5.3.11)给出了用T触发器组成的同步二进制减法计数器第i位
43、触发器的时钟方程。(5.3.11)CLKCLKniiQCLKCLKijji010)1,2,1(0 第5章 时序逻辑电路图 5.3.16 采用控制时钟脉冲方法组成的4位同步二进制减法计数器第5章 时序逻辑电路3)同步十进制加法计数器图5.3.17给出了用T触发器组成的同步十进制加法计数器。由图可知，各触发器的驱动方程为(5.3.12)30210310230101QQQQQTQQTQQTT第5章 时序逻辑电路由T触发器的特性方程，可得到该电路的状态方程为 电路的输出方程为C=Q0Q3(5.3.14)(5.3.13)330210330210*3210210*2130130*10*0)()(QQQQQ
44、QQQQQQQQQQQQQQQQQQQQQQQQ第5章 时序逻辑电路图 5.3.17 同步十进制加法计数器电路第5章 时序逻辑电路由式(5.3.13)及式(5.3.14)可得其状态转换表如表5.3.4所示及状态转换图如图 5.3.18所示。由图5.3.18可知，该电路是一个能自启动的同步十进制加减法计数器。第5章 时序逻辑电路图 5.3.18 图5.3.15电路的状态转换图第5章 时序逻辑电路表表5.3.4 图图5.3.15电路的真值表电路的真值表第5章 时序逻辑电路图 5.3.19 同步十进制减法计数器第5章 时序逻辑电路4)同步十进制减法计数器同步十进制减法计数器是在同步二进制减法计数器的
45、基础上演变而来的。图5.3.19给出了由JK构成的T触发器组成的十进制减法计数器的电路。图中的与非门G2实现了电路从0000状态向1001状态的跳跃。第5章 时序逻辑电路由图5.3.19可以直接写出各触发器的驱动方程为(5.3.15)21033211023210101QQQTQQQQQTQQQQTT第5章 时序逻辑电路由T触发器的特性方程，可得到该电路的状态方程为32103210*3232110232110*21321011230*10*0)()()(QQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQ第5章 时序逻辑电路化简后得：(5.3.16)32103210*32102
46、310*2101320*10*0)()()()()(QQQQQQQQQQQQQQQQQQQQQQQQQQ第5章 时序逻辑电路电路的输出方程为(5.3.17)由式(5.3.16)及式(5.3.17)可以得到电路的状态转换表如表5.3.5所示及状态转换图如图5.3.20所示。由图5.3.20可知，该电路是一个能自启动的同步十进制减法计数器。3210QQQQB 第5章 时序逻辑电路表表5.3.5 图图5.3.19电路的真值表电路的真值表第5章 时序逻辑电路图 5.3.20 图5.3.19电路的状态转换图第5章 时序逻辑电路2.异步计数器异步计数器1)二进制异步计数器(1)二进制异步加法计数器。上升沿
47、触发的触发器：下降沿触发的触发器：CLKi=Qi11iiQCLK第5章 时序逻辑电路最低位的触发器：CLK0=CLK(外加计数脉冲)图5.3.21给出了由JK触发器组成的下降沿触发的T触发器构成的3位二进制加法计数器的电路。第5章 时序逻辑电路图 5.3.21 下降沿工作的异步二进制加法计数器第5章 时序逻辑电路由图5.3.21所示的电路可以得到其驱动方程为T0=T1=T2=1时钟脉冲信号为(5.3.18)12010QCLKQCLKCLK外加的计数脉冲第5章 时序逻辑电路状态方程为 由式(5.3.18)及式(5.3.19)可得到其状态转换表如表5.3.6所示、状态转换图如图5.3.22所示及时
48、序图如图5.3.23所示。(5.3.19)22*211*100*0CLKQQCLKQQCLKQQ第5章 时序逻辑电路表表5.3.6 图图5.3.21电路的状态转换表电路的状态转换表第5章 时序逻辑电路图 5.3.22 图5.3.21电路的状态转换图第5章 时序逻辑电路图 5.3.23 图5.3.21电路的时序图第5章 时序逻辑电路(2)二进制异步减法计数器。上升沿触发的触发器：CLKi=Qi1下降沿触发的触发器：最低位的触发器：CLK0=CLK(外加计数脉冲)1iiQCLK第5章 时序逻辑电路图5.3.24给出了由JK触发器组成的下降沿触发的T触发器构成的3位二进制减法计数器的电路。图 5.3
49、.24 下降沿工作的异步二进制减法计数器第5章 时序逻辑电路由图5.3.24所示的电路可以得到其驱动方程为T0=T1=T2=1 时钟脉冲信号为(5.3.20)12010QCLKQCLKCLK外加的计数脉冲第5章 时序逻辑电路 状态方程为 由式(5.3.20)及式(5.3.21)可得到其状态转换表如表5.3.7所示、状态转换图如图 5.3.25所示及时序图如图5.3.26所示。(5.3.21)22*211*100*0CLKQQCLKQQCLKQQ第5章 时序逻辑电路表表5.3.7 图图5.3.24电路的状态转换表电路的状态转换表第5章 时序逻辑电路图 5.3.25 图5.3.24电路的状态转换图
50、第5章 时序逻辑电路图 5.3.26 图5.3.24电路的时序图第5章 时序逻辑电路2)十进制异步计数器在十进制异步加法计数器中，如果计数器的初始状态从0000开始，则当计数器计数到第9个计数脉冲时计数器的工作状态为1001，当第10个计数脉冲到达时，电路将从1001跳回到0000。图5.3.27给出了用JK触发器组成的十进制异步加法计数器的电路。第5章 时序逻辑电路图 5.3.27 十进制异步加法计数器的电路第5章 时序逻辑电路由图可知，各触发器的驱动方程为(5.3.22)1 11 132332213100KQQJKJKQJKJ第5章 时序逻辑电路时钟脉冲信号为(5.3.23)0312010
