1、第8章:组合逻辑电路 p 组合逻辑电路分析与设计 （combinational logic）p 编码器及译码器（encoder and decoder）p 数据选择器与数据分配器 （multiplexers and demultiplexers）p*数值比较器（magnitude comparators）p 加法器（adders）8.3-1 数据选择器（Data Selector）p 从多路输入数据中，选择一路数据输出，又称多路开关（Multiplexer）0D1D2D12nD0A1A1nAn2选1inputsaddressoutputY)().(1200,1,2,1niiinnDmAAAAY
2、im为 的最小项。).(0,1,2,1AAAAnn8.3 数据选择器与数据分配器8.3 数据选择器与数据分配器1A1&11A01D0D1D2D3YEDmDmDmDmEDAAEDAAEDAAEDAAY)(332211003012011010014选1数据选择器EE：使能端E=1时，工作E0时，封锁 8选1数据选择器：74LS1518.3 数据选择器与数据分配器8.3 数据选择器与数据分配器7070126012501240123012201210120012012)()()()()()()()()()(iiiDmDAAADAAADAAADAAADAAADAAADAAADAAAAAAYp 具有n位地
3、址输入的数据选择器，可产生输入变量不大于n+1的 组合逻辑函数。BCAACCBAY例：用数据选择器实现逻辑函数：1)(1)(1)(1)(ABCCBABCACBABCAACCBAY8选1：4选1：CABCBACBACBABCAACCBAY)()()()(3210DDDD0A1A 153YSCBA76543210DDDDDDDD0A1A2A151YSC B AVcc18.3 数据选择器与数据分配器8.3-2*数据分配器（demultiplexer）p 单路输入，多路数据输出，一到多路的转换开关。74LS155：双一线至四线数据分配器76543210DDDDDDDD0A1A2AMUXYCBA7654
4、3210YYYYYYYY0A1A2ADMUXD0Y1Y2Y12nY0A1A1nADMUXinputaddressoutputsD8.3 数据选择器与数据分配器信道8.4-1 1位数值比较器p 数字系统中，比较两个数值的大小（相等、大于、小于）。8.4*数值比较器AB比较结果00A=B01AB11A=B1位二进制数的数值比较BAFBABAFBABAABBAFBA列表达式画逻辑图A1&B1&1BAFBAFBAF74LS858.4*数值比较器8.4-2 多位数值比较器p 从高位向低位逐级比较，只有在高位相等时才比较低位74LS858.4*数值比较器A3 B2 A2 A1 B1 A0 B0B3 0 1
5、 0 A7 B6 A6 A5 B5 A4 B4B7 )(BAY)(BAY)(BAY用两个74LS85串联构成8位数值比较器。8.4*数值比较器1G2G0G3333333333333BABABABABBAAG3G222BAG111BAG000BAGBABACGGGGY0123)()(BABAYBA)()(BABAYBA33BA322GBA2311GGBA12300GGGBA0123GGGGCBA0123GGGGCBA8.5-1 1位加法器p 半加器：不考虑有来自低位的进位，将两个二进制数相加8.5 加法器输入输出ABSCO0000011010101101BABABASABCO和进位输出A=1SB
6、&COCOCOSAB半加器逻辑图半加器符号用与非门来实现半加器：ABBABAABBABABAABBABABABBAABABAS)()()()(11111ABSCo8.5 加法器ABCO 全加器：考虑有来自低位的进位，将两个二进制数相加8.5 加法器ABCISCO0000000110010100110110010101011100111111IIIIIIICBACBACBAABCCBACBACBAS )()(ABCBAABCCABCBABCACIIIIIO)(A=1B&COCOCOSAB全加器符号CI=1S&1CICI8.5-2 多位加法器p 串行进位加法器：多位数相加必须使用全加器；将低位全加
7、器的进位CO接到高位全加器的进位输入端CI；要经过多个全加器的传输延迟，运算速度慢；电路简单，易实现4 位串行进位加法器8.5 加法器A0COSABCIS0B0A1COSABCIS1B1A2COSABCIS2B2A3COSABCIS3B3CO3 超前进位（carry look-ahead）加法器：p 运算开始时即确定每一全加器的进位CIBAABABCIABCIABCICIABCIBABCIAABCICIABCIBABCIACO)(BAPABG,令：令：iiiiCIBASCOPGCIPGCOCOPGCIPGCOCOPGCIPGCOCOPGCIPGCO34444442333333122222201
8、111112221222111111111112222222)()(CIBACOXSCICIBABABACIBACOBABABAX8.5 加法器X2CO1S2CO0CO2CO3CO422BA22BA 11BA11BA 1CIX1X3X48.5-3 用加法器设计组和逻辑电路p 逻辑函数能化成输入变量与输入变量或常量相加的形式，则用加法器实现组合逻辑电路非常简单。例：设计一个将 8421 BCD代码转换成余3码的组合逻辑电路8421 BCD码余3码A3 A2 A1 A0Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0001101230123AAAAYYYY8.5 加法器74HC283A3C44A4A3C0Y3A2A2A1A1A00B4B3B21B13Y22Y11Y0习题：P318 8-13，8-168.5 加法器
