1、4.1.2全加器全加器4.1.3编码器编码器4.1.4译码器译码器4.1.5数值比较器数值比较器4.1.6数据选择器数据选择器4.1.7奇偶产生奇偶产生/校验电路校验电路4.1组合逻辑电路分析4.1.1组合逻辑电路分析方法组合逻辑电路分析方法4.1.1组合逻辑电路分析方法分析：分析：根据给定的逻辑电路图，归纳出该逻辑电路的逻辑根据给定的逻辑电路图，归纳出该逻辑电路的逻辑功能。功能。组合逻辑电路的分析通常采用组合逻辑电路的分析通常采用代数法代数法，一般按照以下，一般按照以下步骤步骤进行：进行：(1) 根据给定组合逻辑电路的逻辑图，从输入端开始，逐级根据给定组合逻辑电路的逻辑图，从输入端开始，逐级
2、推导出输出端的逻辑函数表达式；推导出输出端的逻辑函数表达式；(2) 由输出函数表达式，列出它的真值表；由输出函数表达式，列出它的真值表；(3) 从逻辑函数表达式或真值表，概括出给定组合逻辑电路从逻辑函数表达式或真值表，概括出给定组合逻辑电路的逻辑功能。的逻辑功能。&ABF图4- -1- -1 异或电路逻辑图例例4- -1分析图分析图4- -1- -1所示的组合逻辑电路。所示的组合逻辑电路。解解第一步：第一步：根据根据与非与非门的逻辑关门的逻辑关系，写出各输出端表达式。系，写出各输出端表达式。BABAABBAFABABBBBAABAAAB 011101110000FBA表4- -1- -1 例4
3、- -1真值表第二步：第二步：列真值表。列真值表。第三步：第三步：归纳逻辑功能。归纳逻辑功能。该电路为该电路为异或异或逻辑电路。逻辑电路。4.1.2 全加器&ABCO图4- -1- -2 1位全加器=1=1FCI位全加器位全加器 ABCIBACIBAABCIBACOCIBACIBACIABCIBACIBACIFABCIBACIBA 根据根据F及及CO的表达式，列出真值表。的表达式，列出真值表。按照组合逻辑电路的分析步按照组合逻辑电路的分析步骤，首先写出各级逻辑门的输出骤，首先写出各级逻辑门的输出表达式：表达式：表4-1-2 全加器真值表11111010110110110001011101001
4、01010000000FCOBACICOCI 图4-1-3 1位全加器逻辑符号由真值表可见，若由真值表可见，若A、B为为两个输入的两个输入的1位二进制数，位二进制数，CI为为低位二进制数相加的进位输出到低位二进制数相加的进位输出到本位的输入，则本位的输入，则F为三者之和，为三者之和，CO为三者相加向高位的进位输为三者相加向高位的进位输出。出。因此，该电路可完成因此，该电路可完成1位二位二进制数全加的功能，称为进制数全加的功能，称为全加器全加器。全加器是常用的算术运算电全加器是常用的算术运算电路，图路，图4- -1- -3为全加器的逻辑符为全加器的逻辑符号。号。串行进位加法器串行进位加法器COC
5、OB3A3CI 图4- -1- -4 4位逐位进位加法器 由于每一位相加结果，必须等到低一位的进位产生以由于每一位相加结果，必须等到低一位的进位产生以后才能建立，因此这种结构也叫做后才能建立，因此这种结构也叫做逐位进位加法器逐位进位加法器。串行进位加法器的特点是串行进位加法器的特点是结构简单结构简单，最大缺点是，最大缺点是运算速度运算速度慢慢。为了提高运算速度，必须减小或消除由于进位信号逐位传。为了提高运算速度，必须减小或消除由于进位信号逐位传递所消耗的时间，采用递所消耗的时间，采用超前进位加法器超前进位加法器。B2A2B1A1B0A0COCI COCI COCI F3F2F1F0在位全加器的
6、基础上，可以构成多位加法电路。在位全加器的基础上，可以构成多位加法电路。超前进位加法器超前进位加法器逻辑图逻辑图由位超前进位全加器逻辑电路可知，各位进位信号由位超前进位全加器逻辑电路可知，各位进位信号Y2、Y3、Y4只与两个加数有关，只与两个加数有关，是并行产生的是并行产生的，都只需要经历一级，都只需要经历一级与非与非门和一级门和一级与或非与或非门的延迟时间。超前进位加法器大大提高门的延迟时间。超前进位加法器大大提高了运算速度。了运算速度。COCI 3 0 Q 3 0 P 3 0 图4-1-6 4位全加器逻辑符号位超前进位全加器集成位超前进位全加器集成电路有：电路有：CT54 283/CT74
7、 283、CT54 S 283/CT74 S 283、CT54 LS 283/ CT74 LS 283、CC4008等。等。4.1.3 编码器编码编码：就是在选定的一系列二进制数码中，赋予每个二进：就是在选定的一系列二进制数码中，赋予每个二进制数码以某一固定含义。能完成编码功能的电路称为制数码以某一固定含义。能完成编码功能的电路称为编码器编码器。X/Y图4- -1- -7 编码器通用逻辑符号在电子设备中将字符变换成二进制数，在电子设备中将字符变换成二进制数，叫做叫做字符编码字符编码。用二进制数码表示十进制数，叫做用二进制数码表示十进制数，叫做二二十进制编码十进制编码。能识别输入（请求编码）信号
8、的优先级别，并进行编码的能识别输入（请求编码）信号的优先级别，并进行编码的逻辑部件称为逻辑部件称为优先编码器优先编码器。根据编码的概念，编码器的输入端子数根据编码的概念，编码器的输入端子数N和输出端子数和输出端子数n应该满足关系式：应该满足关系式：N2n。概念概念优先编码器优先编码器逻辑图逻辑图若不考虑附加电路若不考虑附加电路ST、YS、YEX，则电路输出方程为：，则电路输出方程为： 12463465670245345671456745672ININININININININININYININININININININYININININININININY 根据输出方程列写真值表。根据输出方程列写真
9、值表。真值表真值表由真值表可见，若由真值表可见，若IN7=0，无论其他输入端数据为，无论其他输入端数据为0或或1，输，输出出Y2Y1Y0=000，用二进制的反码形式表示数，用二进制的反码形式表示数“”。这说明。这说明IN7的优先级别最高，的优先级别最高，IN6次之，依此类推。次之，依此类推。IN0IN1IN2IN3IN4IN5IN6IN7ST0/Z101/Z112/Z123/Z134/Z145/Z156/Z167/Z171011121314151617HPRI/BIN1aENaY0Y1Y22a4aaYEXYS181图4- -1- -9 8线-3-3线线优先编码器CT54148/CT74148逻
10、辑符号常用中规模优先编码器常用中规模优先编码器8线线- -3线优先编码器：线优先编码器：CT54148/CT74148CT54LS148/CT74LS148CC453210线线- -4线优先编码器：线优先编码器：CT54147/CT74147CT54LS147/CT74LS147CC40147键控键控8421BCD码编码器码编码器0 1 2 3 4 5 6 7 ENHPRI/BIN低位片低位片STYSY0Y1Y2YEX0 1 2 3 4 5 6 7 ENHPRI/BIN高位片高位片STYSY0Y1Y2YEX&Y0Y1Y2Y3&YEX0 1 2 3 4 5 6 78 9 101112131415
11、图4- -1- -10 8线- -3线扩展为线扩展为16线-4-4线线优先编码器编码器的功能扩展编码器的功能扩展用两片用两片8线线- -3线优先编码器扩展成为线优先编码器扩展成为16线线- -4线优先编码器。线优先编码器。若高位片的输入中有低电平，则由于对应的若高位片的输入中有低电平，则由于对应的YS=1，使得低，使得低位片输出被封锁，结果取决于高位片的输出。反之则取决于低位片输出被封锁，结果取决于高位片的输出。反之则取决于低位片的输出。位片的输出。4.1.4 译码器概念概念：译码译码是编码的逆过程，将输入的每个二进制代码赋是编码的逆过程，将输入的每个二进制代码赋予的含义予的含义“翻译翻译”过
12、来，并给出相应的输出信号。具有译码功过来，并给出相应的输出信号。具有译码功能的逻辑部件称为能的逻辑部件称为译码器译码器。2线线- -4线译码器线译码器根据译码的概念，译码器的输出端子数根据译码的概念，译码器的输出端子数N和输入端子数和输入端子数n之之间应该满足关系式：间应该满足关系式：N2n。&11111.Y0STY1Y2Y3A0A1图4- -1- -11 译码器逻辑图STAAYSTAAYSTAAYSTAAY 010011012013写输出表达式：写输出表达式：演示演示STA1A0Y3Y2Y1Y0111110001110001110101010110110111表4- -1- -4 2线-4线
13、译码器真值表BIN/OCTY0STY1Y2Y3A0A112EN0123图4- -1- -12 2线-4线译码器逻辑符号由输出表达式列真值表。由输出表达式列真值表。1高电平，高电平，0低电平，低电平，任意，低电平有效。任意，低电平有效。由真值表可见，在选通由真值表可见，在选通端端ST（低电平有效）为（低电平有效）为0时，时，对应译码地址输入端对应译码地址输入端A1、A0的每一组代码输入，都能译的每一组代码输入，都能译成在对应输出端输出低电平成在对应输出端输出低电平0。在译码的过程中，任何在译码的过程中，任何时刻只有一个输出端为有效时刻只有一个输出端为有效电平，且其余输出端都为相电平，且其余输出端
14、都为相反的电平。反的电平。3线线- -8线译码器线译码器BIN/OCTY0STBY1Y2Y3A0A112EN0123图4- -1- -14 3线-8线译码器逻辑符号4567Y4Y5Y6Y7STCSTAA24&STASTB+STCA2A1A0Y0Y1Y2Y3Y4Y5Y6Y71 111111110 1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110表4- -1- -6 3线-8线译码器真值表的最小项。的最小项。、为输入变量为输
15、入变量，）（012CBAAAAmmSTSTSTYiii 选通信号，高电平有效。选通信号，高电平有效。选通信号，低电平有效。选通信号，低电平有效。4线线- -10线译码器（二十进制译码器）线译码器（二十进制译码器）BCD/DECY0Y1Y2Y3A0A1120123图4- -1- -15 4线-10线译码器逻辑符号4567Y4Y5Y6Y7A24A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y900000111111111000110111111110010110111111100111110111111010011110111110101111110111101101111110111011
16、111111110111000111111110110011111111110101011111111111011111111111111001111111111110111111111111110111111111111111111111111表4- -1- -7 4线-10线译码器真值表A3889Y8Y9无效输入状态。无效输入状态。演示演示译码器的功能扩展译码器的功能扩展STBIN/OCT12EN图4- -1- -13 2线-4线译码器扩展成3线-8线译码器A03210Y4Y5Y6Y7Y0Y1Y2Y3BIN/OCT12EN32101A1A2ST11111110111111111010111
17、11110111011111011100111101111110110111110101011111110001111111000Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2表4- -1- -5 图4- -1- -13所示电路功能表 注意：注意：新增的输入端一般作为最高位输入端，这样可以使新增的输入端一般作为最高位输入端，这样可以使得输出端排列有序。得输出端排列有序。用用2线线-4线译码器扩展成线译码器扩展成3线线-8线译码器。线译码器。用用2线线-4线和线和4线线-10线译码器扩展成线译码器扩展成5线线-32线译码器。线译码器。DBIN/OCT12 EN图4- -1- -16 利用BIN/O
18、CT和和BCD/DEC构成5线-32线译码器0123BCD/DECA10 12 3A0A3A245 67 8 9Y0Y7BCD/DECA10 12 3A0A3A245 67 8 9Y8Y15BCD/DECA10 12 3A0A3A245 67 8 9Y16Y23BCD/DECA10 12 3A0A3A245 67 8 9Y24Y31A1A0A3A2A4片片产生产生4个片选通信号，每次选中一片个片选通信号，每次选中一片4线线-10线译码器，线译码器，从从8个输出端中输出一个有效信号，其余各片输出均为个输出端中输出一个有效信号，其余各片输出均为1。译码器用作数据分配器译码器用作数据分配器DMUX0
19、1ENG030123Y0Y1Y2Y3A0A1D图4- -1- -17 数据分配器逻辑符号；则则，若若，则有：，则有：若若DYAAAADYDSTAASTY 001010010 00 根据译码器的输出表达式有：根据译码器的输出表达式有：这说明，通过改变地址码输入端的二进制代码，可以将选这说明，通过改变地址码输入端的二进制代码，可以将选通输入端的数据分配到不同的输出端，从而实现数据分配的逻通输入端的数据分配到不同的输出端，从而实现数据分配的逻辑功能。辑功能。若采用若采用CT74S138，从，从STA端输入数据（其它选通输入端接端输入数据（其它选通输入端接有效电平），可将数据以有效电平），可将数据以相
20、反极性相反极性分配到输出端。分配到输出端。abcdefgA0A1A2A3BIN/7.SEG&1abcdefgLTBI/RBORBI图4- -1- -19 七段显示译码器逻辑符号七段显示译码器七段显示译码器图4- -1- -18 七段字形功能：功能：将输入的二十进制将输入的二十进制代码转换成十进制数码对应各段代码转换成十进制数码对应各段的驱动信号。的驱动信号。LT为灯测试输入，低电平有为灯测试输入，低电平有效。效。BI/RBO为消隐（熄灭状态）为消隐（熄灭状态）输入和灭零输出端口，低电平有输入和灭零输出端口，低电平有效。效。RBI为灭零输入，低电平有为灭零输入，低电平有效，使得显示器只显示非零的
21、数效，使得显示器只显示非零的数据。据。将将BI/RBO与与RBI配合使用，可实现多位数码显示的灭零控配合使用，可实现多位数码显示的灭零控制和数码的闪烁效果。制和数码的闪烁效果。十进制十进制或功能或功能输入输入 BIRBO输出输出字形字形LT RBI A3A2A1A0YaYbYcYdYeYfYg01100001111111011000110110000 151111110000000消隐消隐 00000000脉冲消脉冲消隐隐10000000000000灯测试灯测试0 11111111表4- -1- -8 七段显示译码器功能表概念概念：能完成比较两个数字的大小或是否相等的各种逻辑：能完成比较两个数
22、字的大小或是否相等的各种逻辑功能电路统称为数值比较器。功能电路统称为数值比较器。4.1.5 数值比较器位数值比较器位数值比较器COMP图4- -1- -22 数值比较器通用逻辑符号图4- -1- -23 1位数值比较器&A&1&BFABFA BFA B&BAABBFBAABBAABBABAFBAABAF BABABA 根据电路写表达式：根据电路写表达式：根据表达式列写数值比较根据表达式列写数值比较器的真值表：器的真值表：表4-1-9 图4-1-23所示电路真值表输输 入入输输 出出ABFABFA=BFAB00010010011010011010集成位数值比较器集成位数值比较器多位数值比较器是由
23、高位开始比较，逐位进行。对于集成多位数值比较器是由高位开始比较，逐位进行。对于集成数值比较器，设置有级联信号输入端，接收来自低位比较器的数值比较器，设置有级联信号输入端，接收来自低位比较器的输出结果。若比较器的各位比较结果都相等，最终结果取决于输出结果。若比较器的各位比较结果都相等，最终结果取决于级联信号输入。级联信号输入。图4- -1- -25 4位数值比较器逻辑符号COMPA0A1A2ABABAB03PFABFABA3B0B1B203QB3PQPQPQFAB来自低位片的比较结果。来自低位片的比较结果。在单独使用或作为最低位片使用时，为了不影响比较结果，在单独使用或作为最低位片使用时，为了不
24、影响比较结果，低位片级联输入低位片级联输入AB、ABABFAB3 100A3 B2 100A3=B3A2 B1 100A3=B3A2=B2A1 B0100A3=B3A2=B2A1=B1A0 B0010A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0010010A3=B3A2=B2A1=B1A0=B0001001表4- -1- -10 4位数值比较器真值表FABFABFABCOMP 高位片高位片A4A5A603PA7QPQPQPQ03B4B5B6B7COMP 低位片低位片A0A1A203PA3QPQPQPQ03B0B1B2B31图4- -1- -26
25、4位数值比较器扩展成8位数值比较器数值比较器的位数扩展数值比较器的位数扩展(1) 级联扩展级联扩展由图可见，低位的比较结果作为高位的条件。级联扩由图可见，低位的比较结果作为高位的条件。级联扩展法结构简单，但运算速度低。展法结构简单，但运算速度低。(2) (2) 并联扩展并联扩展COMP 003PQPQPQ03COMP 4A3PQPQB3001A2B2A1B1A0B0PQCOMP 103PQPQPQ03COMP 203PQPQPQ03COMP 303PQPQPQ03A0A3B0B3A4A7B4B7A8A11B8B11A12A15B12B15001001001001图4- -1- -26补 并联方
26、式扩展数值比较器的位数并联扩展采用两级比较法，各组的比较是并行进行的，因并联扩展采用两级比较法，各组的比较是并行进行的，因此运算速度比级联扩展快。此运算速度比级联扩展快。功能描述功能描述：选择多个输入通道中的任意一路信号传送到输：选择多个输入通道中的任意一路信号传送到输出端，作为输出信号。出端，作为输出信号。特点特点：在某一时刻，：在某一时刻，N 个输入端中个输入端中只允许有个输入信号被选择作为输出只允许有个输入信号被选择作为输出信号；输入信号的选择是通过信号；输入信号的选择是通过数据选择数据选择端端（地址端）的二进制代码来进行的。（地址端）的二进制代码来进行的。显然，数据选择端子的数目显然，
27、数据选择端子的数目 n 应该满足应该满足N2n的关系。的关系。4.1.6 数据选择器MUX图4- -1- -27 数据选择器通用逻辑符号回顾与联系回顾与联系：数据选择器与前面介绍的数据分配器相比较，：数据选择器与前面介绍的数据分配器相比较，在对数据的处理方面具有相反的作用。在对数据的处理方面具有相反的作用。双双4选选1数据选择器数据选择器逻辑图逻辑图根据逻辑图及传输门的工作特点，写出函数表达式：根据逻辑图及传输门的工作特点，写出函数表达式：2301220121012001213011201110110011DAADAADAADAAYDAADAADAADAAY 可见，通过可见，通过A1A0的种组
28、合，可以从的种组合，可以从D3D0路输入数据路输入数据中选择路送到输出端，从而实现了数据选择的功能。中选择路送到输出端，从而实现了数据选择的功能。D23D13110D22D12010D21D11100D20D10000001Y0Y1A0A1ST1(ST2)表4- -1- -11 双4选1数据选择器真值表8选选1数据选择器数据选择器CT54S151/CT74S151MUXSTA0A1A2D0D1D2D3D4D5D6D70201234567G07YW图4- -1- -30 8选1数据选择器逻辑符号ENSTA2A1A0YW1010000D0D00001D1D10010D2D20011D3D30100
29、D4D40101D5D50110D6D60111D7D7表4- -1- -12 8选1数据选择器真值表的最小项。的最小项。为数据选择端为数据选择端，其中，其中0270AAmDmYiiii CT54S151/CT74S151是互补输出的是互补输出的8选选1数据选择器。数据选择器。演示演示MUXA0A1D0D1D2D3010123G030123ENEND4D5D6D7A21Y1数据选择器的功能扩展数据选择器的功能扩展图4-1-31补 由CT74153双4选1数据选择器组成8选1数据选择器(1) 双双4选选1数据选择器扩展为数据选择器扩展为8选选1数据选择器数据选择器合理地利用数据选择器的选通端，可
30、以实现功能扩展。合理地利用数据选择器的选通端，可以实现功能扩展。EN0 1 2 31G03MUXY0Y(2) 8选选1数据选择器扩展为数据选择器扩展为32选选1数据选择器数据选择器EN0 72G07MUXY0A0A1A2A3A4EN0 72G07MUXY0EN0 72G07MUXY0EN0 7D0 D7D8 D15D16 D23D24 D312G07MUXY0图4-1-31 8选1扩展成32选1的一种结构32选选44 选选 112EN0 1 2 3BIN/OCTA0A1A2A3A4EN0 720G07MUXYD0 D7D8 D15D16 D23D24 D321YEN0 720G07MUXYEN
31、0 720G07MUXYEN0 720G07MUXY图4-1-31补 8选1扩展成32选1的一种结构4片选片选18 选选 1奇偶校验奇偶校验：在信息码之后，加一位校验码位，使码组中：在信息码之后，加一位校验码位，使码组中1 1的的码元个数为奇数或偶数。若有一位由变为或由变为，则码元个数为奇数或偶数。若有一位由变为或由变为，则码组中的码元数的奇偶性不符原先约定，因而能检测出有码组中的码元数的奇偶性不符原先约定，因而能检测出有一位一位差错。差错。有奇偶校验能力及能产生校验奇偶码的电路称为有奇偶校验能力及能产生校验奇偶码的电路称为奇偶检验奇偶检验/ /产生电路产生电路。4.1.7奇偶产生/校验电路2
32、k+12k(a) 奇校验单元奇校验单元(b) 偶校验单元偶校验单元图4-1-32 奇偶校验单元逻辑符号概念概念表4- -1- -13 9位奇偶产生器/校验器真值表FEVFODG3 (EVEN)G4 (ODD)EVENODDABCDEFGH2k=若输入中的个数为偶数，则若输入中的个数为偶数，则EVENFODDF ODEV,ODDFEVENF ODEV,若输入中的个数为奇数，则若输入中的个数为奇数，则4334输输 入入输输 出出AH中中1的数目的数目EVENODDFEVFOD偶数偶数1010偶数偶数0101奇数奇数1001奇数奇数011011000011图4- -1- -33 9位奇偶产生器/校验
33、器(CT54180/CT74180)的逻辑符号9位奇偶产生器位奇偶产生器/校验器校验器奇偶校验器的应用奇偶校验器的应用EVENODDABCDEFGH2k+1EVENODDABCDEFGH2k+11D0D7D0D7FODFODFEV1图4- -1- -34 奇偶校验系统奇数产生器奇数产生器。若输入中有奇数个。若输入中有奇数个1，则，则FOD=0；反之；反之FOD=1。奇数校验器奇数校验器。若传输正确，则。若传输正确，则FOD=1，FEV=0；否则相反。；否则相反。1&11&11&11&1&1=1=1=1=111&1&1&1&.X1Y1X2Y2X3Y3X4Y4F1(4)F2(1)F3(13)F4(
34、10)CO(9)(7)CI1(5)A1(6)B1(3)A2(2)B2(14)A3(15)B3(12)A4(11)B4图4- -1- -5 4位超前进位全加器.返回返回1&1&1&1&.11.11.11.11.1111. .YS(15)YEX(14)Y0(9)Y1(7)Y2(6)(5)ST(4)IN7(3)IN6(2)IN5(1)IN4(13)IN3(12)IN2(11)IN1(10)IN0图4- -1- -8 优先编码器逻辑图返回返回输入输入输出输出STIN0IN1IN2IN3IN4IN5IN6IN7Y2Y1Y0YEXYS111111011111111111100000001001001010
35、011010010011101101001111100010011111101010011111111001001111111111011高电平，高电平，0低电平，低电平，任意，输入低电平有效。任意，输入低电平有效。表4- -1- -3 8线-3线优先编码器真值表返回返回选通输入端，低电平有效。选通输入端，低电平有效。选通输出端，高电平有效。选通输出端，高电平有效。扩展端，低电平有效。扩展端，低电平有效。1TG11TG2TG51TG31TG4TG611111A1A0D10D11D12D13ST1Y11TG11TG2TG51TG31TG61D20D21D22D23ST2Y2TG4图4- -1-2-28 双4选1数据选择器返回返回MUXST1A0A1D10D11D12D13010123G03Y1Y2EN
